(1.5.2)-4.2 8位乘法器的設(shè)計(jì)EDA技術(shù)

第4章EDA技術(shù)設(shè)計(jì)與應(yīng)用提高4.28位乘法器的設(shè)計(jì)內(nèi)容提要

8位乘法器的設(shè)計(jì)：系統(tǒng)設(shè)計(jì)思路；主要VHDL源程序；仿真結(jié)果驗(yàn)證；邏輯綜合分析。一、系統(tǒng)設(shè)計(jì)思路1．乘法器有各種各樣的方法，不同的方法，其工作速度和占用的資源是不一樣的。比如純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但占用硬件資源多，難以實(shí)現(xiàn)寬位乘法器。10111101101100001011101110001111

被乘數(shù)乘數(shù)位積乘積2．乘法運(yùn)算的基本原理：乘法通過逐項(xiàng)位移相加原理來(lái)實(shí)現(xiàn)，從乘數(shù)的最低位開始，若為1，則被乘數(shù)左移1位后與上一次和相加；若為0，則左移1位后以全零相加，直至乘數(shù)的最高位。圖1乘法運(yùn)算的例子在實(shí)際的運(yùn)算操作中，可將上1次的加法和右移，而被乘數(shù)則直接與上1次的加法和左對(duì)齊相加。圖2乘法器的運(yùn)算原理實(shí)例圖整個(gè)乘法的運(yùn)算通過4次累加完成，每累加1次右移1位，所得結(jié)果稱為部分積，

3．由8位加法器構(gòu)成的、以時(shí)序邏輯方式設(shè)計(jì)的8位乘法器。圖38×8位乘法器電路原理圖乘法運(yùn)算的控制電路8位右移移位寄存器乘法運(yùn)算的與門選通電路8位加法器16位鎖存器系統(tǒng)的工作原理：圖38×8位乘法器電路原理圖部分積的高8位為后續(xù)的加法器ADDER8B加A或加0做準(zhǔn)備為下次累加運(yùn)算做準(zhǔn)備如此往復(fù)，直至八個(gè)時(shí)鐘脈沖后，由ARICTL控制，乘法運(yùn)算過程自動(dòng)中止，ARIEND輸出高電平，以示乘法結(jié)束。4．本乘法器具有一定的實(shí)用價(jià)值，其優(yōu)點(diǎn)是節(jié)省芯片資源，它的核心元件只是一個(gè)8位加法器，其運(yùn)算速度取決于輸入的時(shí)鐘頻率?？衫么顺朔ㄆ骰蛳嗤順?gòu)成的更高位乘法器完成一些數(shù)字信號(hào)處理方面的運(yùn)算。二、VHDL程序設(shè)計(jì)1)選通與門模塊的源程序ANDARITH.VHD--ANDARITH.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYANDARITHIS --選通與門模塊

PORT(ABIN:INSTD_LOGIC;

DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);

DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYANDARITH;--與門開關(guān)--8位輸入--8位輸出ARCHITECTUREARTOFANDARITHISBEGINPROCESS(ABIN,DIN)ISBEGINFORIIN0TO7LOOP

DOUT(I)<=DIN(I)ANDABIN;ENDLOOP;ENDPROCESS;ENDARCHITECTUREART;--循環(huán)，分別完成8位數(shù)據(jù)與一位控制位的與操作進(jìn)程的含義是：根據(jù)乘數(shù)B的某位是1或0，通過1個(gè)與運(yùn)算賦值語(yǔ)句的8次循環(huán)，輸出乘數(shù)A或0，為后面的累加做準(zhǔn)備2)16位鎖存器的源程序REG16B.VHD--REG16B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG16BIS --16位鎖存器

PORT(CLK:INSTD_LOGIC;

CLR:INSTD_LOGIC;

D:INSTD_LOGIC_VECTOR(8DOWNTO0);

Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0)); ENDENTITYREG16B;--鎖存信號(hào)--清零信號(hào)--8位數(shù)據(jù)輸入--16位數(shù)據(jù)輸出ARCHITECTUREARTOFREG16BISSIGNALR16S:STD_LOGIC_VECTOR(15DOWNTO0); --定義16位寄存器

BEGINPROCESS(CLK,CLR)ISBEGINIFCLR='1'THENR16S<="0000000000000000";

ELSIFCLK'EVENTANDCLK='1'THEN

R16S(6DOWNTO0)<=R16S(7DOWNTO1);

R16S(15DOWNTO7)<=D;

ENDIF;ENDPROCESS;Q<=R16S;ENDARCHITECTUREART;--異步復(fù)位信號(hào)--時(shí)鐘到來(lái)時(shí)，鎖存輸入值--右移低8位--將輸入鎖到高9位

ELSIFCLK'EVENTANDCLK='1'THEN

R16S(6DOWNTO0)<=R16S(7DOWNTO1);

R16S(15DOWNTO7)<=D;

ENDIF;ENDPROCESS;--時(shí)鐘到來(lái)時(shí)，鎖存輸入值--右移低8位--將輸入鎖到高9位該運(yùn)算的本質(zhì)是形成部分積并進(jìn)行右移運(yùn)算。圖4部分積的形成及右移運(yùn)算原理圖Q<=R16S;--將保存在信號(hào)R16S的中間結(jié)果傳送到輸出端口Q3)8位右移寄存器的源程序SREG8B.VHD--SREG8B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL; ENTITYSREG8BIS --8位右移寄存器

PORT(CLK:INSTD_LOGIC;

LOAD:INSTD_LOGIC;

DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);

QB:OUTSTD_LOGIC);ENDENTITYSREG8B;--時(shí)鐘信號(hào)--裝載信號(hào)--數(shù)據(jù)輸入--數(shù)據(jù)輸出ARCHITECTUREARTOFSREG8BISSIGNALREG8B:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,LOAD)ISBEGINIFCLK'EVENTANDCLK='1'THENIFLOAD='1'THENREG8B<=DIN;

ELSEREG8B(6DOWNTO0)<=REG8B(7DOWNTO1);

ENDIF;ENDIF;ENDPROCESS;QB<=REG8B(0); ENDARCHITECTUREART;--用于保存中間運(yùn)算結(jié)果--裝載新數(shù)據(jù)--數(shù)據(jù)右移--輸出最低位該模塊實(shí)現(xiàn)的功能就是：在乘數(shù)B作為數(shù)據(jù)輸入后，隨著每一時(shí)鐘節(jié)拍，由低位至高位逐位移出，作為后續(xù)與門選通模塊ANDARITH的選通信號(hào)。4)乘法運(yùn)算控制器ARICTL的主要功能就是產(chǎn)生乘法運(yùn)算的復(fù)位信號(hào)RSTALL，控制時(shí)鐘信號(hào)CLKOUT，乘法結(jié)束信號(hào)ARIEND。其設(shè)計(jì)思路就是先用1個(gè)進(jìn)程實(shí)現(xiàn)一個(gè)8進(jìn)制計(jì)數(shù)器，產(chǎn)生周期性變化的控制信號(hào)CNT4B，再通過另1個(gè)進(jìn)程，根據(jù)周期性變化的控制信號(hào)CNT4B和有關(guān)輸入信號(hào)，來(lái)控制輸出控制信號(hào)RSTALL、CLKOUT、ARIEND。搞懂了各底層程序的設(shè)計(jì)，利用元件例化語(yǔ)句就可組裝成頂層的8位乘法器的源程序MULTI8X8。三、仿真結(jié)果驗(yàn)證圖5MULTI8X8的時(shí)序仿真結(jié)果8個(gè)周期輸出延遲Δ四、邏輯綜合分析圖6MULTI8X8綜合后的RTL視圖(a)選用EPF10K10TC144-3的資源使用情況(b)選用EP2C8T144C6的資源使用情況圖7MULTI8X8邏輯綜合后的資源使用情況(a)選用EPF10K10TC144-3的時(shí)鐘性能；(b)選用EP2