實驗報告信號的提取

HUNANUNIVERSITY路由器實驗報告題目：003信號的提取學(xué)生姓名：學(xué)生學(xué)號：專業(yè)班級：同構(gòu)組員：上課老師：目錄TOC\o"1-2"\h\z\u一、內(nèi)容 2二、目的 2三、實驗設(shè)計思想和流程 2四、實驗環(huán)境 2五、操作及運行成果 2六、實驗體會和思考題 2附錄（源代碼及注釋） 2一、內(nèi)容1、基礎(chǔ)規(guī)定：上一次在2口進(jìn)3口出的基本功效UM_my/UM.v模塊中設(shè)計一種信號量或者直接對信號量輸入端口in_port進(jìn)行監(jiān)視。2．設(shè)立觸發(fā)捕獲的條件，在某端口有信號進(jìn)入時捕獲數(shù)據(jù)。3、運用原有的信號捕獲設(shè)立，嘗試捕獲廣播包（這里的數(shù)據(jù)幀頭從139到127位）表1139位數(shù)據(jù)格式定義138:136（頭尾標(biāo)記）135:132（有效字節(jié)數(shù)）131:128（輸入端標(biāo)語）127:0（報文數(shù)據(jù)）1011111port_num報文前16字節(jié)1001111port_num報文17-32字節(jié)…………1001111port_num…110Vbyteport_num報文最后數(shù)據(jù)（1-16字節(jié)）闡明：從127到0為鏈路層的幀數(shù)據(jù)，大家能夠查有關(guān)資料，理解如何捕獲出廣播幀。二、目的1、SignalTapIILogicAnalyzer使用辦法；2、掌握捕獲條件的設(shè)立3、學(xué)會硬件信號分析，理解硬件信號監(jiān)視和軟件調(diào)試的差別三、實驗設(shè)計思想和流程打開SignalTapIILogicAnalyzer。如圖1所示，在Quartus的菜單欄選擇“Tools”，選擇“SignalTapIILogicAnalyzer”。單擊打開SignalTapIILogicAnalyzer分析器，如圖2所示。圖1圖2新建實例在InstanceManager中右擊空白處，彈出菜單選項，選擇“CreateInstance”新建實例，如圖3所示。圖3選中新添加的實例，雙擊實例對應(yīng)的文本框，彈出NodeFinder文本框，如圖4所示。圖4在NodeFinder文本框單擊lookin項后的“…”按鈕，如圖5所示，選擇要查看signaltap的模塊；在OptionsFilter下拉列表框選擇過濾信號的選項；Named為過濾的信號名。然后單擊“List”按鈕。圖5單擊“List”按鈕后，匹配的結(jié)點就會在MatchingNode文本框列出，如圖6所示。圖6在左側(cè)的MatchingNode文本框選中要觀察的信號點擊中的“>”箭頭將其添加到右邊的文本框中。當(dāng)想要觀察的信號全部添加到右文本框后，點擊“Insert”按鈕將其插入到實例列表框中，點擊“Close”按鈕關(guān)閉NodeFinder文本框，如圖7所示。圖7添加完信號之后，需要添加信號的采樣時鐘信號。即在SingalConfiguration框中選擇“Clock”選項的“…”按鈕，在NodeFinder中選擇信號的采樣時鐘。如環(huán)節(jié)c-f。保存Signaltap文獻(xiàn)，然后編譯工程。四、實驗環(huán)境1.1臺管理節(jié)點主機(jī)；1臺主機(jī)A；（分別連接到2口和3口）2.2根網(wǎng)線；3.NetMagic08開發(fā)平臺；4.軟件Quartus16。主機(jī)及網(wǎng)絡(luò)具體配備參考附帶的實驗環(huán)境拓?fù)浼败浖鋫湮臋n。五、操作及運行成果1.首先根據(jù)實驗規(guī)定修改代碼2.單擊打開SignalTapIILogicAnalyzer分析器3.隨即新建實例4.設(shè)立報文格式（攔截條件）（大部分操作都已在老師提供的實驗報告中列出，此處不再進(jìn)行冗余的截圖，本實驗比較簡樸只是修改了幾行代碼）攔截到的報文138：136為101，5的二進(jìn)制位101，101表達(dá)報文頭135：132為1111，即F，表達(dá)有效字節(jié)數(shù)131:128為0001，即1，表達(dá)輸入邏輯端標(biāo)語為1（實際為端口2）127：80為目的MAC地址，全為F則表達(dá)廣播幀產(chǎn)生廣播幀的因素：網(wǎng)絡(luò)中存在廣播幀是不可避免的，例如啟動了DHCP服務(wù)器，每次請求都會有FF.FF.FF.FF.FF.FF的幀格式出現(xiàn)，它向全部端口轉(zhuǎn)發(fā)。這個實驗里設(shè)立了報文攔截條件，攔截由端口2產(chǎn)生的廣播幀。六、實驗體會和思考題信號如果沒有實際保存意義，在電路設(shè)計時會被優(yōu)化掉，無法再信號分析工具中查看到。如何避免？quartus綜合器用的是/*synthesiskeep=1*/，現(xiàn)在quartus也支持/*synthesissyn_keep=1*/FPGA設(shè)計中的延時電路的產(chǎn)生：在日常的電路設(shè)計中，有時候我們需要對信號進(jìn)行延時解決來適應(yīng)對外接口的時序關(guān)系，最經(jīng)常也是最典型的狀況是做解決機(jī)的接口；由于與解決的接口時序關(guān)系是異步的，而一種規(guī)范的FPGA設(shè)計應(yīng)當(dāng)是盡量采用同時設(shè)計。那么碰到這種狀況該如何解決呢？首先在FPGA中要產(chǎn)生延時，信號必須通過一定的物理資源。在硬件描述語言中有核心詞Waitforxxns，需要闡明的是該語法是僅僅用于仿真而不能用于綜合的，可綜合的延時辦法有：使信號通過邏輯門得到延時（如非門）；使用器件提供的延時單元；注意：當(dāng)使用多級非門的時候綜合器往往會將其優(yōu)化掉，由于綜合器會認(rèn)為一種信號非兩次還是它。當(dāng)需要對某一信號作一段延時時，初學(xué)者往往在此信號后串接某些非門或其它門電路，此辦法在分離電路中是可行的。但在FPGA中，開發(fā)軟件在綜合設(shè)計時會將這些門當(dāng)作冗余邏輯去掉，達(dá)不到延時的效果。在此，能夠用高頻時鐘來驅(qū)動一移位寄存器，待延時信號作數(shù)據(jù)輸入，按所需延時對的設(shè)立移位寄存器的級數(shù)，移位寄存器的輸出即為延時后的信號。此辦法產(chǎn)生的延時信號與原信號比有誤差，誤差大小由高頻時鐘的周期來決定。對于數(shù)據(jù)信號的延時，在輸出端用數(shù)據(jù)時鐘對延時后信號重新采樣，就能夠消除誤差。實驗心得：本次實驗是在第一次實驗2進(jìn)3出的基礎(chǔ)上進(jìn)行的修改，他規(guī)定在擬定的觸發(fā)條件下截取廣播包。修改代碼的話，在這里僅僅將輸入端標(biāo)語input_port_reg修改為輸出符號即可。這樣能夠在下一步分析中，波形模擬需要的端標(biāo)語的