高速PCB設(shè)計理論基礎(chǔ)

高速PCB設(shè)計理論基礎(chǔ)比思（KGS）電子有限公司High-SpeedDesign目錄第一章信完整性概述第二章基本概念第三章傳輸線理論第四章端接技術(shù)第五章PCB疊層設(shè)計的六章EMC簡介第七章仿真模型簡介第八章PCB設(shè)計經(jīng)驗2比思（KGS）電子有限公司第一章：信號完整性概述第一章信號完整性概述3比思（KGS）電子有限公司第一章：信號完整性概述什么是信號完整性問題？對于高速數(shù)字電路來說，最令人頭疼的問題莫過于如何確保瞬時跳變的數(shù)字信號通過較長的一段傳輸線，還能完整地被接收端正確地接收，并保證良好的電磁兼容性，這就是在高速電路設(shè)計中頗受關(guān)注的信號完整性（SignalIntegrity，簡稱SI）問題。簡單地說，信號完整性(SI)是指信號在電路中以正確的時序和電壓作出響應(yīng)的能力。4比思（KGS）電子有限公司第一章：信號完整性概述為什么會產(chǎn)生信號完整性問題？由于數(shù)字信號開關(guān)速度不斷提高，造成信號反射、過沖、振鈴、串?dāng)_等問題信號的幅度不斷降低，信號的噪聲域度越來越小由于信號速度的提高以及信號在傳輸線上的傳輸延遲等因素，因此高速系統(tǒng)中的時序問題不容忽視5比思（KGS）電子有限公司第一章：信號完整性概述信號完整性問題實例1某公司早期開發(fā)的一個產(chǎn)品，一直工作良好，可是最近生產(chǎn)出來的一批卻總是毛病不斷，受到許多客戶的抱怨。可是根本沒有對設(shè)計進(jìn)行任何變動，連使用的芯片也是同一型號的，原因是什么呢？原因是由于芯片的工藝改進(jìn)造成的，雖然所使用的芯片基本電路功能一樣，但隨著的IC制造工藝水平的提高，信號的上升沿變快了，于是出現(xiàn)了反射，串?dāng)_等信號不完整的問題，從而導(dǎo)致突然失效。6比思（KGS）電子有限公司第一章：信號完整性概述信號完整性問題實例2某個PCB工程師Layout經(jīng)驗非常豐富，設(shè)計的產(chǎn)品很少出過問題，但最近設(shè)計了一塊PCB板，卻發(fā)現(xiàn)了EMC檢測不合格的問題，改變布線也毫無效果，但以前類似的板子卻沒有這樣的問題。通過細(xì)致地檢測，最終發(fā)現(xiàn)是PCB板上有兩個并排平行放置的電感元件，所以產(chǎn)生了較為嚴(yán)重的EMI。7比思（KGS）電子有限公司第一章：信號完整性概述信號完整性問題的主要表現(xiàn)信號反射（Reflectedsignals）過沖與下沖（Overshoot/Undershoot）振鈴（Ringing）串?dāng)_（

Crosstalk）延時和時序錯誤（Delay&Timingerrors）同步切換噪聲（SSN）電磁輻射（EMIradiation）8比思（KGS）電子有限公司第一章：信號完整性概述信號反射

如果一根走線沒有被正確終結(jié)(終端匹配)，那么來自于驅(qū)動端的信號脈沖在接收端被反射，從而引發(fā)不預(yù)期效應(yīng)，使信號輪廓失真。反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結(jié)的傳輸線，過量電容或電感以及阻抗失配9比思（KGS）電子有限公司第一章：信號完整性概述過沖與下沖

過沖與下沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠(yuǎn)遠(yuǎn)超過元件電源電壓范圍，損壞元器件。10比思（KGS）電子有限公司第一章：信號完整性概述振鈴信號如果在傳輸線上來回反射，就會產(chǎn)生振鈴。當(dāng)信號振蕩發(fā)生在多次跨越邏輯電平門限將會導(dǎo)致多次跨越邏輯電平門限錯誤，即信號的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂。

11比思（KGS）電子有限公司第一章：信號完整性概述串?dāng)_串?dāng)_表現(xiàn)為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號，我們稱之為串?dāng)_。信號線距離地線越近，線間距越大，產(chǎn)生的串?dāng)_信號越小。異步信號和時鐘信號更容易產(chǎn)生串?dāng)_。因此解決串?dāng)_的方法是移開發(fā)生串?dāng)_的信號或屏蔽被嚴(yán)重干擾的信號。

12比思（KGS）電子有限公司第一章：信號完整性概述延時和時序錯誤信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導(dǎo)致時序錯誤和器件功能的混亂。 信號延時產(chǎn)生的原因：驅(qū)動過載，走線過長。13比思（KGS）電子有限公司第一章：信號完整性概述同步切換噪聲

當(dāng)PCB板上的眾多數(shù)字信號同步進(jìn)行切換時(如CPU的數(shù)據(jù)總線、地址總線等)，由于電源線和地線上存在阻抗，會產(chǎn)生同步切換噪聲，在地線上還會出現(xiàn)地平面反彈噪聲(簡稱地彈)。SSN和地彈的強度也取決于集成電路的I/O特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式。負(fù)載電容的增大、負(fù)載電阻的減小、地電感的增大、同時開關(guān)器件數(shù)目的增加均會導(dǎo)致地彈的增大。14比思（KGS）電子有限公司第一章：信號完整性概述電磁輻射

信號EMI(Electro-MagneticInterference)即電磁干擾，產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設(shè)備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。包括特性阻抗控制，如線寬等。15比思（KGS）電子有限公司第一章：信號完整性概述常見信號完整性問題及解決方法問題可能原因解決方法其他解決方法過大的上沖終端阻抗不匹配終端端接使用上升時間緩慢的驅(qū)動源直流電壓電平不好線上負(fù)載過大以交流負(fù)載替換直流負(fù)載在接收端端接，重新布線或檢查地平面過大的串?dāng)_線間耦合過大使用上升時間緩慢的發(fā)送驅(qū)動器使用能提供更大驅(qū)動電流的驅(qū)動源時延太大傳輸線距離太長替換或重新布線使用阻抗匹配的驅(qū)動源,變更布線策略振蕩阻抗不匹配在發(fā)送端串接阻尼電阻16比思（KGS）電子有限公司第一章：信號完整性概述傳統(tǒng)的和基于信號完整性的PCB設(shè)計方法17比思（KGS）電子有限公司第二章：基本概念第二章基本概念18比思（KGS）電子有限公司第二章：基本概念什么是串?dāng)_（crosstalk）？

串?dāng)_（crosstalk）是指在兩個不同的電性能之間的相互作用。產(chǎn)生串?dāng)_（crosstalk）被稱為Aggressor，而另一個收到干擾的被稱為Victim。通常，一個網(wǎng)絡(luò)既是Aggressor（入侵者），又是Victim（受害者）。振鈴和地彈都屬于信號完整性問題中單信號線的現(xiàn)象（伴有地平面回路），串?dāng)_則是由同一PCB板上的兩條信號線與地平面引起的，故也稱為三線系統(tǒng)。串?dāng)_是兩條信號線之間的耦合，信號線之間的互感和互容引起線上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及線端接方式對串?dāng)_都有一定的影響。

19比思（KGS）電子有限公司第二章：基本概念需要注意的是：串?dāng)_只發(fā)生在Aggressor的上升或下降沿。其示意圖如下：

20比思（KGS）電子有限公司第二章：基本概念什么是電磁兼容（EMI）？

電磁干擾（ElectromagneticInterference），或者電磁兼容性（EMI），是從一個傳輸線（transmissionline）（例如電纜、導(dǎo)線或封裝的管腳）得到的具有天線特性的結(jié)果。印制電路板、集成電路和許多電纜發(fā)射并影響電磁兼容性（EMI）的問題。FCC定義了對于一定的頻率的最大發(fā)射的水平。

21比思（KGS）電子有限公司第二章：基本概念什么是反射（reflection）？

反射（reflection）就是在傳輸線（transmissionline）上的回波（echo）。信號功率（電壓和電流）的一部分傳輸?shù)骄€上并達(dá)到負(fù)載處，但是有一部分被反射（reflected）了。如果負(fù)載和傳輸線具有相同的阻抗（impedance），反射就不會發(fā)生了。如果負(fù)載阻抗小于源阻抗，反射電壓為負(fù)，反之，如果負(fù)載阻抗大于源阻抗，反射電壓為正。布線的幾何形狀、不正確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素的變化均會導(dǎo)致此類反射。

22比思（KGS）電子有限公司第二章：基本概念什么是過沖（overshoot）和下沖（Undershoot）？

過沖（Overshoot）就是第一個峰值或谷值超過設(shè)定電壓――對于上升沿是指最高電壓而對于下降沿是指最低電壓。過分的過沖能夠引起保護二級管工作，導(dǎo)致過早地失效。

下沖（Undershoot）是指下一個谷值或峰值。過分的下沖能夠引起假的時鐘或數(shù)據(jù)錯誤（誤操作）。23比思（KGS）電子有限公司第二章：基本概念什么是振蕩（ringing）和穩(wěn)定時間（settlingtime）？

振蕩（ringing）就是反復(fù)出現(xiàn)過沖和下沖。信號的振鈴（ringing）和環(huán)繞振蕩（rounding）由線上過度的電感和電容引起。振鈴屬于欠阻尼狀態(tài)而環(huán)繞振蕩屬于過阻尼狀態(tài)。信號完整性問題通常發(fā)生在周期信號中，如時鐘等，振蕩和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過適當(dāng)?shù)亩私佑枰詼p小，但是不可能完全消除。穩(wěn)定時間（settlingtime）就是對于一個振蕩的信號穩(wěn)定到指定的最終值所需的時間。

24比思（KGS）電子有限公司第二章：基本概念時域（timedomain）和頻域（frequencydomain）

時域（timedomain）是一個波形的示波器觀察，它通常用于找出管腳到管腳的延時（delays）、偏移（skew）、過沖（overshoot）、下沖（undershoot）以及設(shè)置時間（settingtimes）。

頻域（frequencydomain）是一個波形的頻譜分析議的觀察，它通常用于波形與頻譜分析議的觀察、它通常用于波形與FCC和其他EMI控制限制之間的比較。有一個比喻，它就象收音機――你在時域（timedomain）中聽見，但是你要找到你喜歡的電臺是在頻域（frequencydomain）內(nèi)。

25比思（KGS）電子有限公司第二章：基本概念Hightime(高電平時間)和Lowtime(低電平時間)

Hightime是指在一個正脈沖中高于Vih_min部分的時間。Lowtime是指在一個負(fù)脈沖中低于Vil_max部分的時間。如下圖示意。

26比思（KGS）電子有限公司第二章：基本概念setuptime(建立時間)和holdtime(保持時間)

建立時間是指一個輸入信號（inputsignal）在參考引腳（referencesignal）到達(dá)指定的轉(zhuǎn)換前必須保持穩(wěn)定的最短時間。參考引腳通常是一個時鐘引腳。指定的轉(zhuǎn)換條件可以是參考信號的上升沿或下降沿，低電平或高電平。保持時間是數(shù)據(jù)在參考引腳經(jīng)過指定的轉(zhuǎn)換后，必須穩(wěn)定的最短時間。如下圖所示。

27比思（KGS）電子有限公司第二章：基本概念setup

margin和hold

margin

SetupMargin指的是建立時間裕量，所設(shè)計系統(tǒng)的setuptime與接收端芯片所要求的最小setuptime之間的差值。在設(shè)計中，必須保證setupmargin大于芯片所要求的最小setuptime。

Holdmargin指的是保持時間裕量，所設(shè)計系統(tǒng)的holdtime與接收端芯片所要求的最小holdtime之間的差值。在設(shè)計中，必須保證holdmargin大于芯片所要求的最小holdtime。

28比思（KGS）電子有限公司第二章：基本概念ClockSkewClockSkew是指不同的接收設(shè)備接收到同一時鐘驅(qū)動輸出之間的時間差，它基本上是由于不同的時鐘路徑的時延或驅(qū)動器件不同驅(qū)動門之間的時差造成的。另外，各接收端之間的閥值的不同、負(fù)載電容不同、以及信號質(zhì)量的差異均會引起ClockSkew問題。對于參考時鐘來說，它有正時延和負(fù)時延。在應(yīng)用中它可引起有效時鐘周期的減小。其示意圖如下圖。

29比思（KGS）電子有限公司第二章：基本概念Output-to-OutputSkew和Part-to-PartSkew

Output-to-OutputSkew是指同一個Driver中，各輸出門之間的輸出時延差。因為雖然在同一個Buffer驅(qū)動芯片的各個輸出管腳之間，由于其晶片到各個封裝引腳的長度差異、硅處理性能的差異，所以造成了各個輸出管腳之間的輸出時延差。同時必須注意在測量時必須在相同的條件下，如各輸出門之間接相同的負(fù)載、傳輸線等。Part-to-PartSkew是指在兩個或以上相同類型的器件中，各輸出門之間的輸出時延差。必須注意在測量時必須在相同的條件下，如參考時鐘、供電電壓、溫度、負(fù)載、傳輸線等等。30比思（KGS）電子有限公司第二章：基本概念Tco（TimeClocktoOutput）

Tco是一個定義包括一切device延遲的參數(shù)，即Tco=內(nèi)部邏輯延遲（internallogicdelay）+緩沖器延遲（bufferdelay）。一般通過加一個測試負(fù)載（通常為50ohm）來測量，即時鐘信號到Driver開始至測量點信號上升到測量電平（Vmeas）的時延，在測試時必須使用雙蹤示波器。Tco也稱為StandardDelay或OutputBufferDelay。其示意圖如下：31比思（KGS）電子有限公司第二章：基本概念必須注意的是：其時序?qū)τ诓煌膮⒖钾?fù)載有不同的延遲值，當(dāng)端接較小的負(fù)載時，其上升時間較小。當(dāng)端接較大負(fù)載時，上升時間也較大。一般在Dadasheet中均有此參數(shù)，但是其參數(shù)均應(yīng)指定在某種負(fù)載條件下，否則此參數(shù)將沒有任何意義。如果我們能砸開驅(qū)動設(shè)備并用探頭測試其內(nèi)部，我們就可以將Tco分成兩個部分：InternalDelay和ExternalDelay。1）InternalDelayInternalDelay是指輸入的Clockrise從t＝0時刻到OutputBuffer開始動作之間的內(nèi)部邏輯延遲時間。這是器件的內(nèi)部邏輯延遲，根據(jù)各器件的參數(shù)值差異，這個參數(shù)可被忽略或意義重大。2）External（Buffer）DelayExternalDelay（也叫BufferDelay）是指從OutputBuffer開始驅(qū)動到波形到達(dá)測量電壓（MeasurementVoltage，通常稱為Vmeas或Vm）時的時間差。

32比思（KGS）電子有限公司第二章：基本概念ClockJitterClockJitter（時鐘抖動）是指每個時鐘周期之間的不穩(wěn)定性的抖動而引起。一般由于PLL在時鐘驅(qū)動時的不穩(wěn)定性引起，同時，時鐘抖動引起了有效時鐘周期的減小。如下圖。

33比思（KGS）電子有限公司第二章：基本概念A(yù)、周期抖動（PeriodJitter）PeriodJitter定義為單個周期中最大的周期抖動與理想的周期的差值。用公式表示如下：

Tjit（per）＝Tcycle－1/Fo

其中Fo為輸入時鐘的頻率，如輸入時鐘為20MHz，而輸出時鐘的測量周期Tcycle為51ns，則Tjit（per）＝51－1/20M＝1ns

B、半周期抖動（HalfPeriodJitter）HalfPeriodJitter定義為單個周期中最大的半周期抖動與理想的半周期的差值。其主要應(yīng)用于DDR（DoubleDataRate）類型器件的應(yīng)用中。用公式表示如下：Tjit（hper）＝Thalfcycle－1/2Fo34比思（KGS）電子有限公司第二章：基本概念高速邏輯類和高頻通信類PCB

在早期工作速度不是很快的設(shè)計時，電路板只不過是一種方便零件組裝與互通互連的載板或基地而已，故板中布線完全以導(dǎo)電為著眼點，設(shè)計與品管上只要具備直流電與交流電的觀念即可。近年來板面元件之間的線路，在數(shù)字信號速度日漸增快之下，板中的布線還應(yīng)將電磁波（electromagneticwave）和有關(guān)的方波傳播（propagation）觀念納入。于是原來簡單的導(dǎo)線，逐漸轉(zhuǎn)變成高頻（又稱射頻RF）與高速類（又稱邏輯頻率LF）的復(fù)雜傳輸線了。所謂高頻或“射頻”（radiofrequency簡稱RF）級的電子產(chǎn)品，是指與無線電之電磁波有關(guān)，而是以類比式正弦波傳播的產(chǎn)品，如雷達(dá)、電視、廣播、手機、微波、光纖通信等。35比思（KGS）電子有限公司第二章：基本概念

此處傳輸線在品質(zhì)上要比傳統(tǒng)導(dǎo)線嚴(yán)格很多。不再是“通”、“斷”和“短路”、“絕緣”測試過關(guān)，必須要求所測到的“特性阻抗”值，也應(yīng)該控制在公差之內(nèi)才能出貨，否則只有報廢，根本無法“返工”（rework）挽救。所以“特性阻抗控制”已成為“高速邏輯線路板”類的重要品保項目?，F(xiàn)將高速邏輯與射頻通信兩類PCB之特性比較如下：

HighSpeedlogic線路

射頻(RF)/微波(Microwave)線路

線路與布局非常復(fù)雜特性阻抗（Z0）的公差值較大板材散失因數(shù)（Df）之公差也較寬非常要求輕薄短小需求許多訊號層與電壓層的多層板導(dǎo)體線路的尺寸公差較大介質(zhì)常數(shù)要求很低

線路與布局都很簡單特性阻抗（Z0）的公差值很小板材散失困數(shù)之公差非常嚴(yán)格要求輕薄短小只要求單/雙面板導(dǎo)體線路的尺寸公差非常嚴(yán)格介質(zhì)常數(shù)要求很低

36比思（KGS）電子有限公司第二章：基本概念介質(zhì)常數(shù)

介質(zhì)常數(shù)εr是指絕緣物質(zhì)或“介電物質(zhì)”的一種絕緣程度的數(shù)位指標(biāo)，它是針對空氣介質(zhì)常數(shù)的比值。當(dāng)絕緣板材的“透電率”愈大（表示板材的絕緣品質(zhì)愈差）時，而兩鄰近導(dǎo)線中有信號傳輸時，就越難達(dá)到徹底絕緣的效果。換言之其信號的“能量”就越容易產(chǎn)生某種程度的“漏出”。故絕緣材料的“介質(zhì)常數(shù)”要愈小愈好。目前各種板材中以鐵氟龍（PTFE）在1MHz頻率下所測得的介質(zhì)常數(shù)2.5為最好，F(xiàn)R-4約為4.7。37比思（KGS）電子有限公司第二章：基本概念傳輸速率

由電磁波理論中的Maxwell’s理論可知，正弦波訊號在介質(zhì)中的傳播速度（Vp）與光速成正比，與其介質(zhì)常數(shù)（εr）成反比。

Vp＝C/√εr＝11.76inch/nsec（因為空氣的εr＝1）

故電磁波在空氣中的傳播速度等于光波，亦即11.76in/nsec。

電路板上的導(dǎo)線若也被視為“傳輸線”時，其信號傳播速度將大受板材εr的影響，如常見的FR-4板材，在30MHz之頻率下測量時，其εr為4.1，故知其信號傳輸速度變慢的情形為：Vp＝C/√4.1＝5.82in/nsec38比思（KGS）電子有限公司第二章：基本概念下表為幾種不同板材的傳輸速度的對比。介質(zhì)εr（30MHz）速度（inch/nsec）延遲（psec/inch）空氣PTFE/GlassRO2800FR-4ClassClothAlumina1.02.22.94.16.09.011.767.956.955.824.703.9084.9125.8143.9172.0212.0256.039比思（KGS）電子有限公司第三章：傳輸線理論第三章傳輸線理論40比思（KGS）電子有限公司第三章：傳輸線理論傳輸線定義

傳輸線由兩個具有一定長度的導(dǎo)體組成，一個導(dǎo)體用來發(fā)送信號，另一個用來接收信號（切記“回路”取代“地”的概念）。在一個多層板中，每一條線路都是傳輸線的組成部分，鄰近的參考平面可作為第二條線路或回路。

一條線路成為“性能良好”傳輸線的關(guān)鍵是使它的特性阻抗在整個線路中保持恒定。線路板成為“可控阻抗板”的關(guān)鍵是使所有線路的特性阻抗?jié)M足一個規(guī)定值。

41比思（KGS）電子有限公司第三章：傳輸線理論由電磁波的原理可知，波長（λ）愈短時，頻率（f）愈高，兩者之乘積即為光速（3×108m/s）其關(guān)系式如下。如某電磁波訊號在系統(tǒng)中傳播之時鐘頻率高達(dá)300MHz時，其波長可計算如下

：λ＝c/f，

λ＝100cm

由IPC-2141在3.4.4節(jié)中提出：“當(dāng)信號在導(dǎo)線中傳輸時，若導(dǎo)線的長度接近信號波長的1/7時，此時的導(dǎo)線便成為傳輸線”（亦有文獻(xiàn)認(rèn)為此經(jīng)驗值為1/10）。前例信號波長的1/7應(yīng)為100cm/7=14.28cm，故該300MHz訊號在PCB線路中傳播時，一旦線長超過此14.28cm時，該線路即應(yīng)按“傳輸線”處理，而不再只是一般導(dǎo)電用的導(dǎo)線了。也就是說必須要注意到傳輸線在“特性阻抗”上與元件匹配的問題。

42比思（KGS）電子有限公司第三章：傳輸線理論

在數(shù)字電路（或脈沖電路）中，即使元器件的工作頻率不高，但是從“0”到“1”的上升時間（tr）卻是很短快的。因而也會產(chǎn)生短暫的高頻諧波，這些諧波的頻率可能達(dá)到很高，可用下面的公式來估算諧波中的最高頻率Fmax。

Fmax＝0.35/tr

假如某一元器件的tr＝2ns（2×10－9秒）時，則所含的諧波最高頻率Fmax可達(dá)175MHz。

Fmax＝0.35/2×10－9＝175×106Hz

在這個頻率下，PCB上導(dǎo)線的長度L應(yīng)小于L<C/7×Fmax＝3×1010/7×1.75×108＝24.5cm

如果PCB上導(dǎo)線長度L大于這個值（24.5cm）時，則應(yīng)以傳輸線進(jìn)行處理和控制了。

43比思（KGS）電子有限公司第三章：傳輸線理論也可以通過傳輸延遲與上升時間之間的關(guān)系來理解傳輸線：通常認(rèn)為如果線傳播延時大于1/2數(shù)字信號驅(qū)動端的上升時間，則認(rèn)為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng)。

44比思（KGS）電子有限公司第三章：傳輸線理論

如上圖所示，信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅(qū)動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達(dá)驅(qū)動端。反之，反射信號將在信號改變狀態(tài)之后到達(dá)驅(qū)動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。但是如何得知線延時是否大于1/2驅(qū)動端的信號上升時間？

一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設(shè)計中由實際布線長度決定。

45比思（KGS）電子有限公司第三章：傳輸線理論PCB的“傳輸線”是由信號線、介質(zhì)層、參考層三者所共同組成，缺一不可。在設(shè)計規(guī)范IPC-D-317A中所提示的六種傳輸線：Microstrip、EmbeddedMicrostrip、Stripline、DualStripline、WireStripline、WireOverGround，其中在印制板行業(yè)中最為廣泛使用的四種傳輸線如下。

46比思（KGS）電子有限公司第三章：傳輸線理論特性阻抗Z0

電路板業(yè)界中，一般脫口而出的“阻抗控制”嚴(yán)格說來并不正確，專業(yè)性的說法應(yīng)為“特性阻抗控制”（CharacteristicImpedanceControl）才對。在高頻情況下，線路中所“流通”的“東西”并不是電流，而是針對方波信號或脈沖（squarewavesignalpulse）在能量上的傳輸。此種“訊號”傳輸時所受到的阻力就稱為“特性阻抗”。印制板上的傳輸信號銅導(dǎo)線可被視為由一連串等效電阻及一并聯(lián)電感所組合而成的傳導(dǎo)線路。而此等效電阻在高頻分析時小到可以忽略，因此我們在對一個印制板的信號傳輸進(jìn)行高頻分析時，則只需考慮雜散分布的串連電感和并聯(lián)電容的效應(yīng)。我們會得到以下公式：Z0＝R＋√L/C≈√L/C

式中Z0

即是我們所說的“特性阻抗”。代表的符號是Z0。單位為歐姆。

47比思（KGS）電子有限公司第三章：傳輸線理論特性阻抗Zo與R、Z的區(qū)別R：直流電阻導(dǎo)線中所傳導(dǎo)者為直流電流（DC）時，所受到的阻力稱為電阻（Resistance），代表符號為R，數(shù)值單位為“歐姆”（ohm）。其與電壓電流相關(guān)的歐姆定律公式為：R=V/I

另與線長及截面積有關(guān)的公式為：R=ρL/A

Z：交流阻抗導(dǎo)線中所傳導(dǎo)者為交流電流（AC）時，所遭遇的阻力稱為阻抗（Impedance），符號是Z，

單位仍為Ω，其與電阻、感抗及容抗等相關(guān)的公式為：Z=√R2＋（XL－XC）2

48比思（KGS）電子有限公司第三章：傳輸線理論常見傳輸線的特性阻抗值

導(dǎo)波管（WaveGuide）

25～100Ω

PCB信號線

10～120Ω

TV雙股天線

100～300Ω

同軸電纜

50～100Ω

49比思（KGS）電子有限公司第三章：傳輸線理論特性阻抗Z0的計算

PCB的特性阻抗Z0與PCB設(shè)計中布局和走線方式密切相關(guān)，影響PCB走線的特性阻抗的因素主要有：銅線的寬度，銅線的厚度，介質(zhì)的介電常數(shù)，介質(zhì)的厚度，焊盤的厚度，地線的路徑，走線周邊的走線等。在PCB的特性阻抗設(shè)計中，微帶線結(jié)構(gòu)是最受歡迎的，因而得到最廣泛的推廣與應(yīng)用。由于應(yīng)用和發(fā)展，從而出現(xiàn)了各種各樣的微帶線結(jié)構(gòu)，其中最常使用的有4種結(jié)構(gòu)：l

表面微帶線（SurfaceMicrostrip）l

嵌入式微帶線（EmbeddedMicrostrip）l

帶狀線（Stripline）l

雙帶線（Dual-Stripline）

下面分別給出各種模型結(jié)構(gòu)下的特性阻抗Z0的計算公式

。50比思（KGS）電子有限公司第三章：傳輸線理論表面微帶線（SurfaceMicrostrip）

其模型結(jié)構(gòu)如下：

51比思（KGS）電子有限公司第三章：傳輸線理論Z0的計算公式如下：

公式中（以下同）：Er－―印制板基材的介質(zhì)常數(shù)

W――印制板傳輸導(dǎo)線線寬（可?。╓＋W1）/2作為近似值）

T――印制板傳輸導(dǎo)線線厚

H――印制板介質(zhì)層厚度對于差分信號其特性阻抗Zdiff，其修正公式如下：

Zdiff≈2Z0（1－0.48e-0.96D/H）

52比思（KGS）電子有限公司第三章：傳輸線理論嵌入式微帶線（EmbeddedMicrostrip）

其模型結(jié)構(gòu)如下：

Z0的計算公式如下：

53比思（KGS）電子有限公司第三章：傳輸線理論帶狀線（Stripline）

其模型結(jié)構(gòu)如下：

Z0的計算公式如下：

54比思（KGS）電子有限公司第三章：傳輸線理論雙帶線（Dual-Stripline）

其模型結(jié)構(gòu)如下：

Z0的計算公式如下：

55比思（KGS）電子有限公司第三章：傳輸線理論模型舉例

現(xiàn)以一個簡單例子說明如何應(yīng)用以上的模型。

下圖以某八層板為例，

L1/L8均用于安裝零件，已無多余空間布置線路。因而其信號線分別位于2、3、6、7層中，另外以L4和L5作為電源層與接地層。其中L2/L3和L6/L7走線互相垂直。請問：各層走線分別屬于哪一類傳輸線？56比思（KGS）電子有限公司第三章：傳輸線理論特性阻抗的控制

從以上的公式可以看出，影響特性阻抗的主要因素有：※介質(zhì)常數(shù)※介質(zhì)層厚度※導(dǎo)線寬度※導(dǎo)線厚度因此，特性阻抗與基板材料（覆銅板材）關(guān)系是非常密切的。我們可以通過控制以上各項因素來對特性阻抗進(jìn)行控制。

57比思（KGS）電子有限公司第三章：傳輸線理論介質(zhì)常數(shù)對Z0的影響

——

εr越小，Z0越大

在以上的論述中可知，信號在介質(zhì)材料中傳輸速度將隨著其介質(zhì)常數(shù)增加而減小。因此要獲得高的信號傳輸速度必須降低材料的介質(zhì)常數(shù)。同時要獲得高的信號傳輸速度就必須采用高的特性阻抗值，而高的特性阻抗必須選用低的介質(zhì)常數(shù)材料。

基板材料的介質(zhì)常數(shù)是由基板材料的各種介質(zhì)材料的綜合體現(xiàn)。如FR－4基板材料是由環(huán)氧樹脂和E玻璃纖維布增強材料組成的。其介質(zhì)常數(shù)一般都較大，盡管已開發(fā)了低介質(zhì)常數(shù)的增強材料，但價格昂貴，推廣應(yīng)用十分有限。目前和今后基板材料的介質(zhì)常數(shù)仍然會繼續(xù)走向低小的趨勢。因此如果要控制板材的εr從成本考慮是不可行的。

58比思（KGS）電子有限公司第三章：傳輸線理論

這里必須注意綠油對εr的影響，裸銅微帶線其表面所接觸的是εr為1的空氣，故所測Z0值較高。但上綠油后所測的Z0值將出現(xiàn)1～3Ω的降低，其原因是綠漆的εr約在4.0左右，比空氣高出許多所致。另外，完工的多層板要盡量避免吸水，因為水的εr為75，對Z0會帶來很大的下降和不穩(wěn)的效果。

59比思（KGS）電子有限公司第三章：傳輸線理論介質(zhì)厚度對Z0的影響

——

H越大，Z0越大從以上公式可以看出，特性阻抗Z0是與介質(zhì)厚度的自然對數(shù)成正比的，因而可知介質(zhì)層越厚其Z0越大。

60比思（KGS）電子有限公司第三章：傳輸線理論H增大，有何影響？從上圖可以看出，微帶線結(jié)構(gòu)的設(shè)計比起帶狀線設(shè)計時，在相同介質(zhì)厚度和材料下，具有較高的特性阻抗值。因此對高頻和高速數(shù)字的信號傳輸大多采用微帶線結(jié)構(gòu)的設(shè)計。

隨著導(dǎo)體走線密度的增加，其介質(zhì)厚度的增加將會引起電磁干擾的增加。其出路只有大力降低介質(zhì)常數(shù)，才有利于采用較薄的介質(zhì)層厚度。

介質(zhì)層越厚，串?dāng)_就越大。磁力線平面是與電流方向垂直的。當(dāng)相鄰兩銅導(dǎo)線之間的磁力線互為交叉在一起時，便會產(chǎn)生干擾

因此要全面加以權(quán)衡。

61比思（KGS）電子有限公司第三章：傳輸線理論

另外，在實際生產(chǎn)中是選用不同型號的半固化片作為絕緣介質(zhì)，根據(jù)半固化片的數(shù)量確定絕緣介質(zhì)的厚度。目前有三種常用的半固化片型號：

1080型，其厚度約為0.06mm；

2116型，其厚度約為0.1mm；

7628型，其厚度約為0.16mm。

為了減小層壓后的內(nèi)應(yīng)力和翹曲度，半固化片必須對稱放置在每個電路層之間。而且為了保證良好的絕緣性，相鄰電路層之間必須放置兩張以上的半固化片，并使絕緣介質(zhì)的厚度不小于0.09mm。在層壓過程中一定要保證層壓厚度的一致性，因為這樣才能使同一塊板子的特性阻抗值相同。

62比思（KGS）電子有限公司第三章：傳輸線理論銅箔厚度對Z0的影響

——

T越小，Z0越大

從公式中可以看出銅箔厚度也是影響特性阻抗值的一個重要因素，銅箔厚度越大，其特性阻抗值就越小，但其變化范圍相對是較小的，如下圖。

63比思（KGS）電子有限公司第三章：傳輸線理論

從圖中可以看出，盡管采用越薄的銅箔厚度可得較高得Z0值，但是其厚度變化對Z0值的貢獻(xiàn)不大，同時，其厚度變化范圍也不大，因此采用薄銅箔對Z0的貢獻(xiàn)，不如說是由于薄銅箔對制造精細(xì)導(dǎo)線來提高或控制特性阻抗值而作出貢獻(xiàn)更為確切得多。另外，使用這種方法會帶來制程的較大改變，從而增大報廢率。因此，此種改變線路厚度的方法是萬不得已也是不宜采用的。目前，PCB的銅厚基本上有0.5OZ、1OZ、1.5OZ、2OZ等，對于一般的信號線，采用0.5OZ或1OZ即可，而對于電流較大的電源板等可以采用到2OZ，以達(dá)到使用較小的線寬承載較大電流的目的。實際上，PCB產(chǎn)品的導(dǎo)線厚度，不僅只是覆銅箔厚度，它還包括了在制板加工過程中帶來厚度的變化。

64比思（KGS）電子有限公司第三章：傳輸線理論導(dǎo)線寬度對Z0的影響

——

W越小，Z0越大從公式中可以看出，導(dǎo)線寬度越小，Z0越大，因此，減小導(dǎo)線寬度可以提高特性阻抗。同時，導(dǎo)線的寬度變化將比導(dǎo)線厚度變化對Z0值的影響來得更明顯得多，如圖所示。因此，改變和控制線寬是控制PCB特性阻抗值和變化范圍的最根本的途徑和方法。

65比思（KGS）電子有限公司第三章：傳輸線理論從圖中可以看出，特性阻抗Z0值將隨著導(dǎo)線寬度W變窄而迅速增加，因此，改變線寬W是最為經(jīng)濟有效地控制特性阻抗值的方法。

在實際PCB生產(chǎn)過程中，可能引起的導(dǎo)線寬度發(fā)生變化的生產(chǎn)工藝為圖象的轉(zhuǎn)移和蝕刻。在蝕刻過程中，側(cè)蝕是不可避免的。側(cè)蝕程度可以用蝕刻系數(shù)表示。蝕刻系數(shù)＝導(dǎo)線厚度/側(cè)蝕量。因此，由于側(cè)蝕的影響，導(dǎo)線寬度會改變，會對特性阻抗值產(chǎn)生很大的影響。為了保持原有的導(dǎo)線寬度，滿足阻抗匹配的要求，在導(dǎo)線的設(shè)計階段，針對生產(chǎn)中的側(cè)蝕情況，應(yīng)該對導(dǎo)線寬度進(jìn)行必要的補償。在計算特性阻抗的仿真軟件中，已經(jīng)考慮到了側(cè)蝕的影響，即需要輸入W值和W1值。在實際中的側(cè)蝕量，可根據(jù)各個PCB廠家的實際生產(chǎn)工藝情況而有所不同。

66比思（KGS）電子有限公司第三章：傳輸線理論以下為使用Polar軟件計算特性阻抗的一個例子（注意W和W1）67比思（KGS）電子有限公司第四章：端接技術(shù)第四章端接技術(shù)68比思（KGS）電子有限公司第四章：端接技術(shù)信號反射原理傳輸線上的阻抗不連續(xù)會導(dǎo)致信號反射，我們以下圖所示的理想傳輸線模型來分析與信號反射有關(guān)的重要參數(shù)。圖中，理想傳輸線L被內(nèi)阻為R0的數(shù)字信號驅(qū)動源VS驅(qū)動，傳輸線的特性阻抗為Z0，負(fù)載阻抗為RL。-理想傳輸線模型及相關(guān)參數(shù)R0VSRLBZ0源端負(fù)載端AL+-VA+VB+-69比思（KGS）電子有限公司第四章：端接技術(shù)理想的情況是當(dāng)R0＝Z0＝RL時，傳輸線的阻抗是連續(xù)的，不會發(fā)生任何反射，能量一半消耗在源內(nèi)阻R0上，另一半消耗在負(fù)載電阻RL上（傳輸線無直流損耗）。如果RL>Z0，那么負(fù)載端多余的能量就會反射回源端，由于負(fù)載端沒有吸收全部能量，故稱這種情況為欠阻尼。如果RL<Z0，負(fù)載試圖消耗比當(dāng)前源端提供的能量更多的能量，故通過反射來通知源端輸送更多的能量，這種情況稱為過阻尼。欠阻尼和過阻尼都會引起反向傳播的波形，某些情況下在傳輸線上會形成駐波。當(dāng)Z0＝RL時，負(fù)載完全吸收到達(dá)的能量，沒有任何信號反射回源端，這種情況稱為臨界阻尼。從系統(tǒng)設(shè)計的角度來看，由于臨界阻尼情況很難滿足，所以最可靠適用的方式輕微的過阻尼，因為這種情況沒有能量反射回源端。

70比思（KGS）電子有限公司第四章：端接技術(shù)負(fù)載端阻抗與傳輸線阻抗不匹配會在負(fù)載端（B點）反射一部分信號回源端（A點），反射電壓信號的幅值由負(fù)載反射系數(shù)ρL決定，見下式：式中，ρL稱為負(fù)載電壓反射系數(shù)，它實際上是反射電壓與入射電壓之比。

由上式可見，-1≤ρL≤+1。從原理上說，反射波的幅度可以大到入射電壓的幅度，極性可正可負(fù)。當(dāng)RL＝Z0時，ρL＝0，這時就不會發(fā)生反射；當(dāng)RL<Z0時，ρL<0，處于過阻尼狀態(tài)，反射波極性為負(fù)；當(dāng)RL>Z0時，ρL>0，處于欠阻尼狀態(tài)，反射波極性為正。

71比思（KGS）電子有限公司第四章：端接技術(shù)當(dāng)從負(fù)載端反射回的電壓到達(dá)源端時，又將再次反射回負(fù)載端，形成二次反射波，此時反射電壓的幅值由源反射系數(shù)ρS決定，見下式：造成反射的原因有：源端和負(fù)載端的阻抗不匹配，布線的幾何形狀，布線的走向和過孔，不正確的線端接，經(jīng)過連接器的傳輸，電源平面的不連續(xù)等。

72比思（KGS）電子有限公司第四章：端接技術(shù)終端匹配技術(shù)

終端匹配技術(shù)是最簡單而且有效的高速PCB設(shè)計技術(shù)，合理的使用終端匹配技術(shù)可以有效降低信號反射和信號振蕩，從而極大地提高信號的時序余量和噪聲余量，因而改善產(chǎn)品的故障容限。而更高性能的信號驅(qū)動技術(shù)的使用對于終端匹配技術(shù)也提出了更高的要求，比如LVDS(低壓差分信號)器件就要求差分信號線在滿足單線阻抗匹配的情況下，還要滿足差分阻抗的匹配，這甚至比單線阻抗的匹配更重要。終端匹配方式和元器件的值也要和電路芯片的驅(qū)動能力和功耗結(jié)合起來考慮。比如接受端下拉到地的匹配電阻的值就必須考慮IOH和VOH的值，也就是說必須考慮驅(qū)動器的負(fù)載的能力，而不能一味地考慮阻抗的匹配。再比如，當(dāng)網(wǎng)絡(luò)上信號的占空比大于50%時，匹配電阻應(yīng)該上拉到電源，而當(dāng)網(wǎng)絡(luò)上的信號占空比小于或者等于50%時，匹配電阻應(yīng)該下拉到地。73比思（KGS）電子有限公司第四章：端接技術(shù)傳輸線的端接通常采用兩種策略：（1）使負(fù)載阻抗與傳輸線阻抗匹配，即并行端接（2）使源阻抗與傳輸線阻抗匹配，即串行端接。即如果負(fù)載反射系數(shù)或源反射系數(shù)二者任一為零，反射將被消除。從系統(tǒng)設(shè)計的角度，應(yīng)首選策略1，因其是在信號能量反射回源端之前在負(fù)載端消除反射，即使ρL＝0，因而消除一次反射，這樣可以減小噪聲、電磁干擾（EMI）及射頻干擾（RFI）；而策略2則是在源端消除由負(fù)載端反射回來的信號，即使ρS＝0和ρL＝1（負(fù)載端不加任何匹配），只是消除二次反射，在發(fā)生電平轉(zhuǎn)移時，源端會出現(xiàn)持續(xù)時間為2TD的半波波形，不過由于策略2實現(xiàn)簡單方便，在許多應(yīng)用中也被廣泛采用。兩種端接策略各有其優(yōu)缺點，以下就簡要介紹這兩類主要的端接方案。74比思（KGS）電子有限公司第四章：端接技術(shù)目前常用的端接類型如下：

1、并行端接1）簡單并行端接2）戴維寧并行端接3）主動并行端接

4）并行AC端接5）二極管并行端接2、串連端接

75比思（KGS）電子有限公司第四章：端接技術(shù)簡單的并行端接

這種端接方式是簡單地在負(fù)載端加入一下拉到GROUND的電阻RT（RT＝Z0）來實現(xiàn)匹配，如下圖所示。采用此端接的條件是驅(qū)動端必須能夠提供輸出高電平時的驅(qū)動電流以保證通過端接電阻的高電平電壓滿足門限電壓要求。在輸出為高電平狀態(tài)時，這種并行端接電路消耗的電流過大，對于50Ω的端接負(fù)載，維持TTL高電平消耗電流高達(dá)48mA，因此一般器件很難可靠地支持這種端接電路。Z0RT

?Z076比思（KGS）電子有限公司第四章：端接技術(shù)戴維寧（Thevenin）并行端接

戴維寧端接即分壓器型端接，如下圖。它采用上拉電阻和下拉電阻構(gòu)成端接電阻。電阻阻值的選取由下面的公式?jīng)Q定。此端接方案雖然降低了對源端器件驅(qū)動能力的要求，但卻由于在VCC和GROUND之間連接的兩個電阻從而一直在從系統(tǒng)電源吸收電流，因此直流功耗較大。Z0RTLRTH+V(RTH＋RTL)(RTH×RTL)?

Z077比思（KGS）電子有限公司第四章：端接技術(shù)主動并行端接

在此端接策略中，端接電阻RT（RT＝Z0）將負(fù)載端信號拉至一偏移電壓Vbais，如下圖所示。這種端接方式需要一個具有吸、灌電流能力的獨立的電壓源來滿足輸出電壓的跳變速度的要求。在此端接方案中，如偏移電壓Vbais為正電壓，輸入為邏輯低電平時有DC直流功率損耗，如偏移電壓Vbais為副電壓，則輸入為邏輯高電平時有直流功率損耗。Z0RT

?Z0Vbais78比思（KGS）電子有限公司第四章：端接技術(shù)并行AC端接

如下圖所示，并行AC端接使用電阻和電容網(wǎng)絡(luò)（串聯(lián)RC）作為端接阻抗。端接電阻R要小于等于傳輸線阻抗Z0，電容C必須大于100pF，推薦使用0.1uF的多層陶瓷電容。電容有阻低頻通高頻的作用，因此電阻R不是驅(qū)動源的直流負(fù)載，故這種端接方式無任何直流功耗。有時也會使用電容方式的端接，但是必須注意它將減緩信號沿。Z0RT

?Z0CTbasedonfrequency79比思（KGS）電子有限公司第四章：端接技術(shù)二極管并行端接

某些情況可以使用肖特基二極管或快速開關(guān)硅管進(jìn)行傳輸線端接，條件是二極管的開關(guān)速度必須至少比信號上升時間快4倍以上。肖特基二極管的低正向電壓降Vf（典型0.3到0.45V）將輸入信號鉗位到GRD－Vf和VCC＋Vf之間。這樣就顯著減小了信號的過沖（正尖峰）和下沖（負(fù)尖峰）。在某些應(yīng)用中也可只用一個二極管。Z0+V(GND-0.7)<VIN<(PWR+0.7)80比思（KGS）電子有限公司第四章：端接技術(shù)串行端接

串行端接是通過在盡量靠近源端的位置串行插入一個電阻RT（典型10Ω到75Ω）到傳輸線中來實現(xiàn)的，如下圖所示。串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅(qū)動源的輸出阻抗應(yīng)大于等于傳輸線阻抗（輕微過阻尼）。即這種策略通過使源端反射系數(shù)為零從而抑制從負(fù)載反射回來的信號（負(fù)載端輸入高阻，不吸收能量）再從源端反射回負(fù)載端。Z0RTRD+RT

?Z0VORD...81比思（KGS）電子有限公司第四章：端接技術(shù)

串行端接的優(yōu)點在于：每條線只需要一個端接電阻，無需與電源相連接，消耗功率小。當(dāng)驅(qū)動高容性負(fù)載時可提供限流作用，這種限流作用可以幫助減小地彈噪聲。串行端接的缺點在于：當(dāng)信號邏輯轉(zhuǎn)換時，由于RT的分壓作用，在源端會出現(xiàn)半波幅度的信號，這種半波幅度的信號沿傳輸線傳播至負(fù)載端，又從負(fù)載端反射回源端，持續(xù)時間為2TD（TD為信號源端到終端的傳輸延遲），這意味著沿傳輸線不能加入其它的信號輸入端，因為在上述2TD時間內(nèi)會出現(xiàn)不正確的邏輯態(tài)。并且由于在信號通路上加接了元件，增加了RC時間常數(shù)從而減緩了負(fù)載端信號的上升時間，因而不適合用于高頻信號通路（如高速時鐘等）。

82比思（KGS）電子有限公司第四章：端接技術(shù)多負(fù)載的端接

在實際電路中常常會遇到單一驅(qū)動源驅(qū)動多個負(fù)載的情況，這時需要根據(jù)負(fù)載情況及電路的布線拓?fù)浣Y(jié)構(gòu)來確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。

A、如果多個負(fù)載之間的距離較近時，采用以下端接方式：多負(fù)載串行方式下的端接策略(b)多負(fù)載并行端接ABZ0R＝Z0BCZ0ARS(a)多負(fù)載串行端接83比思（KGS）電子有限公司第四章：端接技術(shù)

B、如果多個負(fù)載之間的距離較遠(yuǎn)時，采用以下端接方式：多負(fù)載并行方式下的端接策略(b)多負(fù)載并行端接Z2R3Z1RS2(a)多負(fù)載串行端接RS3RS1Z2Z3Z1Z3R2R184比思（KGS）電子有限公司第四章：端接技術(shù)不同工藝器件的端接策略阻抗匹配與端接技術(shù)方案隨著互聯(lián)長度和電路中邏輯器件的家族在不同也會有所不同，只有針對具體情況，使用正確適當(dāng)?shù)亩私臃椒ú拍苡行У販p小信號反射。一般來說，對于一個CMOS工藝的驅(qū)動源，其輸出阻抗值較穩(wěn)定且接近傳輸線的阻抗值，因此對于CMOS器件使用串行端接技術(shù)就會獲得較好的效果。而TTL工藝的驅(qū)動源在輸出邏輯高電平和低電平時其輸出阻抗有所不同，這時，使用并行戴維寧端接方案則是一種較好的策略。ECL器件一般都具有很低的輸出阻抗，因此，在ECL電路的接收端使用一下拉端接電阻（下拉電平需要根據(jù)實際情況選?。﹣砦漳芰縿t是ECL電路的通用端接技術(shù)。

85比思（KGS）電子有限公司第四章：端接技術(shù)以下是使用HyperLynx進(jìn)行端接匹配前后的仿真的波形：端接后的波形端接前的波形86比思（KGS）電子有限公司第五章：PCB疊層設(shè)計第五章PCB疊層設(shè)計87比思（KGS）電子有限公司第五章：PCB疊層設(shè)計概述

較多的PCB工程師，他們經(jīng)常畫電腦主板以及通訊類PCB等，對Mentor的PowerPCB、Cadence的Allegro等許多優(yōu)秀的EDA工具使用都非常的熟練；但是，非?？上У氖牵麄兙尤缓苌僦廊绾芜M(jìn)行阻抗控制，如何使用工具進(jìn)行信號完整性分析，如何使用IBIS模型等。我覺得真正的PCB高手應(yīng)該還是信號完整性專家，而不僅僅停留在連連線、過過孔的基礎(chǔ)上。對布通一塊板子容易，布好一塊好難。在高速PCB設(shè)計中，對于電源、地的層數(shù)以及信號層數(shù)確定后，它們之間的相對排布位置是每一個PCB工程師都不能回避的話題，而進(jìn)行PCB的疊層結(jié)構(gòu)設(shè)計是進(jìn)行信號完整性分析的基礎(chǔ)。88比思（KGS）電子有限公司第五章：PCB疊層設(shè)計在布線之前確定PCB層數(shù)布線層數(shù)需要在設(shè)計初期確定。如果設(shè)計要求使用高密度球柵陣列(BGA)組件，就必須考慮這些器件布線所需要的最少布線層數(shù)。布線層的數(shù)量以及層疊(stack-up)方式會直接影響到印制線的布線和阻抗。板的大小有助于確定層疊方式和印制線寬度，實現(xiàn)期望的設(shè)計效果。

多年來，人們總是認(rèn)為電路板層數(shù)越少成本就越低，但是影響電路板的制造成本還有許多其他因素。近幾年來，多層板之間的成本差別已經(jīng)大大減小。在開始設(shè)計時最好采用較多的電路層并使敷銅均勻分布，以避免在設(shè)計臨近結(jié)束時才發(fā)現(xiàn)有少量信號不符合已定義的規(guī)則以及空間要求，從而被迫添加新層。在設(shè)計之前認(rèn)真的規(guī)劃將減少布線中很多的麻煩。

89比思（KGS）電子有限公司第五章：PCB疊層設(shè)計PCB疊層設(shè)計的一般原則※元件面下面（第二層）為地平面，提供器件屏蔽層以及為頂層布線提供參考平面

※所有信號層盡可能與地平面相鄰※盡量避免兩信號層直接相鄰※主電源盡可能與其對應(yīng)地相鄰※兼顧層壓結(jié)構(gòu)對稱※無相鄰平行布線層※關(guān)鍵信號與地層相鄰，不跨分割區(qū)具體PCB的層的設(shè)置時，要對以上原則進(jìn)行靈活掌握，在領(lǐng)會以上原則的基礎(chǔ)上，確定層的排布，切忌生搬硬套。

以下介紹目前常用的PCB疊層設(shè)計方案。90比思（KGS）電子有限公司第五章：PCB疊層設(shè)計四層板方案一：

2層與3層的分配要示具體情況而定，應(yīng)是哪一層的走線較多或要求較高，將與其相鄰的那一層定為地層。由于POWER層會有許多雜訊，因此作為參考面不如GND層。阻抗控制芯板（GND到POWER）不宜過厚，以降低電源、地平面的分布阻抗，保證電源平面的去藕效果。

Layer1 信號層1Layer2 GNDLayer3 PowerLayer4 信號層291比思（KGS）電子有限公司第五章：PCB疊層設(shè)計有時為了達(dá)到一定的屏蔽效果，有人試圖把電源、地平面放在TOP、BOTTOM層，如下圖，但是存在以下缺陷：※電源、地相距過遠(yuǎn)，電源平面阻抗較大※電源、地平面由于元件焊盤等影響，極不完整※由于參考面不完整，信號阻抗不連續(xù)

實際上，由于大量采用表貼器件，對于器件越來越密的情況下，本方案的電源、地幾乎無法作為完整的參考平面，預(yù)期的屏蔽效果很難實現(xiàn)。Layer1 GNDLayer2 信號層1Layer3 信號層2

Layer4 Power92比思（KGS）電子有限公司第五章：PCB疊層設(shè)計四層板方案二：在個別PCB方案中，以下疊層結(jié)構(gòu)不失為最佳疊層設(shè)置方案：※整板無電源平面，只有GND、PGND各占一個平面※整板走線簡單，但作為接口濾波板，布線的輻射必須關(guān)注※該板貼片元件較少，多數(shù)為插件Layer1 GNDLayer2 信號層1Layer3 信號層2Layer4 PGND由于表層仍有少量短走線，而底層則為完整的地平面，我們在S1布線層鋪銅，保證了表層走線的參考平面。93比思（KGS）電子有限公司第五章：PCB疊層設(shè)計六層板方案一（優(yōu)選方案）：優(yōu)點：

※各信號層均有完整的參考層，而且沒有信號層相鄰，避免信號之間的串?dāng)_，S2為最優(yōu)布線層※電源和地層相鄰，減小電源阻抗Layer1 信號層1Layer2 GND1Layer3 信號層2Layer4 GND2Layer5 PowerLayer6 信號層3

缺點：※布線層只有三層，對于布線量較大的設(shè)計，只能選擇其他方案或增加板層?！B層不對稱94比思（KGS）電子有限公司第五章：PCB疊層設(shè)計六層板方案二：

當(dāng)成本要求較高時，可選此方案。優(yōu)點：※可布線層數(shù)達(dá)到4層，優(yōu)選布線層S1、S2

缺點：※地電源平面不相鄰，增加了電源阻抗Layer1 信號層1Layer2 GNDLayer3 信號層2Layer4 信號層3Layer5 PowerLayer6 信號層495比思（KGS）電子有限公司第五章：PCB疊層設(shè)計六層板方案三：

當(dāng)成本要求較高時，可選此方案。優(yōu)點：※電源和地層相鄰，減小電源阻抗※可布線層數(shù)達(dá)到4層Layer1 信號層1Layer2 信號層2Layer3 GNDLayer4 PowerLayer5 信號層3Layer6 信號層4

缺點：※S1、S2、S3、S4全部裸露在外，只有S2才有較好的參考平面※S1和S2、S3和S4信號容易串?dāng)_96比思（KGS）電子有限公司第五章：PCB疊層設(shè)計八層板方案一（優(yōu)選方案）：

根據(jù)電源的數(shù)量選擇以下兩種疊層方式：Layer1 信號層1Layer2 GND1Layer3 信號層2Layer4 GND2Layer5 PowerLayer6 信號層3Layer7 GND3Layer8 信號層4Layer1 信號層1Layer2 GND1Layer3 信號層2Layer4 Power1Layer5 GND2Layer6 信號層3Layer7 Power2Layer8 信號層497比思（KGS）電子有限公司第五章：PCB疊層設(shè)計八層板方案二：

當(dāng)需要較多布線層時使用以下疊層方式：Layer1 信號層1Layer2 GND1Layer3 信號層2Layer4 信號層3Layer5 PowerLayer6 信號層4Layer7 GND2Layer8 信號層598比思（KGS）電子有限公司第五章：PCB疊層設(shè)計八層板方案三：

Layer1 信號層1Layer2 GND1Layer3 信號層2Layer4 Power1Layer5 Power2Layer6 信號層3Layer7 GND2Layer8 信號層4Layer1 信號層1Layer2 GND1Layer3 Power1Layer4 信號層2Layer5 信號層3Layer6 GND2Layer7 Power2Layer8 信號層499比思（KGS）電子有限公司第五章：PCB疊層設(shè)計十層板方案一：

Layer1 信號層1Layer2 GND1Layer3 信號層2Layer4 GND2Layer5 信號層3Layer6 PowerLayer7 GND3Layer8 信號層4Layer9 GND4Layer10 信號層5Layer1 信號層1Layer2 GND1Layer3 信號層2Layer4 信號層3Layer5 GND2Layer6 PowerLayer7 信號層4Layer8 信號層5Layer9 GND3Layer10 信號層6100比思（KGS）電子有限公司第五章：PCB疊層設(shè)計十層板方案二：

Layer1 GND1Layer2 信號層1Layer3 GND2Layer4 信號層2Layer5 GND3Layer6 PowerLayer7 信號層3Layer8 GND4Layer9 信號層4Layer10 GND5此種疊層設(shè)計方案適合于表面層器件不多，而基本上都是接插件的設(shè)計中，如高速背板的設(shè)計。101比思（KGS）電子有限公司第五章：PCB疊層設(shè)計以下是使用HyperLynxV7.0進(jìn)行疊層和阻抗設(shè)計的一個例子：102比思（KGS）電子有限公司第六章：EMC簡介第六章EMC簡介103比思（KGS）電子有限公司第六章：EMC簡介EMC的發(fā)展◎40年代提出電磁兼容性（ElectroMagneticCompatibility縮寫為EMC）概念?！?0年代以來，電磁兼容技術(shù)逐漸成為非常活躍的學(xué)科領(lǐng)域之一。◎80年代，美國、德國、日本、前蘇聯(lián)、法國等經(jīng)濟發(fā)達(dá)國家在電磁兼容研究和應(yīng)用方面達(dá)到很高的水平。◎90年代，電磁兼容性工程以事后檢測處理發(fā)展到預(yù)先分析評估、預(yù)先檢驗、預(yù)先設(shè)計?！蛟谖覈姶偶嫒堇碚摵图夹g(shù)的研究起步較晚，直到80年代之后才組織系統(tǒng)地研究并制定國家級和行業(yè)級的電磁兼容性標(biāo)準(zhǔn)和規(guī)范。

104比思（KGS）電子有限公司第六章：EMC簡介國家“3C”認(rèn)證標(biāo)準(zhǔn)“3C”認(rèn)證即“中國強制認(rèn)證”，其英文名稱為“ChinaCompulsoryCertification”,英文縮寫為“CCC”,簡稱“3C”認(rèn)證，該認(rèn)證主要是安全和電磁兼容的認(rèn)證。3C認(rèn)證制度由國家認(rèn)證認(rèn)可監(jiān)督管理委員會于2001年12月3日對外發(fā)布。自2002年5月1日，國家相關(guān)部門開始受理《第一批實施強制性產(chǎn)品認(rèn)證的產(chǎn)品目錄》的19大類132種產(chǎn)品的認(rèn)證申請。而從2003年8月1日起，《目錄》內(nèi)產(chǎn)品將被要求統(tǒng)一使用強制性產(chǎn)品認(rèn)證標(biāo)志，強制認(rèn)證的法律監(jiān)督工作也開始實施。目錄中的產(chǎn)品只有經(jīng)過國家指定的認(rèn)證機構(gòu)認(rèn)證合格、取得指定認(rèn)證機構(gòu)頒發(fā)的強制性產(chǎn)品認(rèn)證證書，并加上強制性產(chǎn)品認(rèn)證標(biāo)志，方可出廠、進(jìn)口和銷售。認(rèn)證標(biāo)志如右圖。105比思（KGS）電子有限公司第六章：EMC簡介電磁兼容性的效／費權(quán)衡

要權(quán)衡不同的產(chǎn)品研制階段EMC設(shè)計和EMI抑制措施與費用的關(guān)系，因此電磁兼容性問題要在產(chǎn)品設(shè)計初期就要開始考慮。

產(chǎn)品生產(chǎn)進(jìn)程可采取的措施解決EMI的成本設(shè)計使用生產(chǎn)解決生產(chǎn)的措施及成本解決電磁干擾的措施及成本與生產(chǎn)進(jìn)程的關(guān)系106比思（KGS）電子有限公司第六章：EMC簡介電磁兼容性的組成

電磁兼容性（EMC）輻射騷擾（RE）電磁干擾（EMI）傳導(dǎo)騷擾（CE）電磁抗干擾（EMS）輻射騷擾抗擾度（RS）傳導(dǎo)騷擾抗擾度（CS）

107比思（KGS）電子有限公司第六章：EMC簡介基本名詞術(shù)語◎電磁兼容性：設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作且不對該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力?！螂姶虐l(fā)射（ElectromagneticEmission）：從源向外發(fā)出電磁能的現(xiàn)象。

◎電磁騷擾（ElectromagneticDistrurbance）：任何可能引起裝置、設(shè)備或系統(tǒng)性能降低或?qū)τ猩驘o生命物質(zhì)產(chǎn)生損害作用的電磁現(xiàn)象?！?/p>

電磁干擾（EMI，ElectromagneticInterference）：由電磁騷擾引起的設(shè)備、傳輸通道或系統(tǒng)性能的下降。注：電磁騷擾和電磁干擾分別是原因和結(jié)果?！蚩箶_性（ImmunitytoaDisturbance）：裝置、設(shè)備或系統(tǒng)面臨電磁騷擾不降低運行性能的能力?！螂姶旁肼暎‥lectromagneticNoise）：一種明顯不傳送信息的時變電磁現(xiàn)象，它可能與有用信號疊加或組合。

108比思（KGS）電子有限公司第六章：EMC簡介電磁干擾耦合途徑

電磁干擾信號從干擾源耦合到敏感設(shè)備主要有兩種方式，或者同時通過這兩種方式耦合。

◎傳導(dǎo)耦合傳導(dǎo)耦合途徑要求在干擾源和敏感設(shè)備之間有完整的電路連接。通常有三種耦合通路：公共電源、公共地回路、信號線之間的近場感應(yīng)?！蜉椛漶詈?/p>

輻射耦合是通過空間電磁場的耦合。輻射耦合分為近場耦合和遠(yuǎn)場耦合兩種情況。

近場耦合也稱為感應(yīng)耦合，是指干擾源與敏感設(shè)備之間的距離遠(yuǎn)小于干擾信號1／6波長的情況。如設(shè)備機箱內(nèi)電路之間的耦合就是近場耦合。

遠(yuǎn)場耦合是指干擾源與敏感設(shè)備之間的距離與1／6波長相比或與干擾源或敏感設(shè)備最大尺寸相比是很大的情況下空間電磁場耦合。

109比思（KGS）電子有限公司第六章：EMC簡介EMI的控制－濾波濾波方法通常有三種：去耦電容、EMI濾波器、磁性元件。去耦電容是我們經(jīng)常使用的方法。EMI濾波器的種類很多，應(yīng)用在不同頻率范圍的都有。磁性元件則用于高頻抑制的。

110比思（KGS）電子有限公司第六章：EMC簡介EMI的控制－濾波◎去耦電容

電源線路抑制噪聲的濾波通常是用去耦電容來濾波，一般地，放置一個或幾個1uF到1000uF的去耦電容在電源接入電路板處，濾出低頻噪聲；放置一個0.01uF到0.1uF的去耦電容在板上每個有源器件的電源管腳處，濾除高頻噪聲。濾波的目的是要濾出疊加在電源上的交流部分，所以好像濾波電容的容量越大越好。可事實上，并非如此，因為實際電容不具備理想的電容的所有特性。

理想電容如右圖a)所示，圖b)則為實際電容的等效電路。

111比思（KGS）電子有限公司第六章：EMC簡介EMI的控制－濾波◎去耦電容(續(xù))

由于寄生參數(shù)等效為串聯(lián)在電容上的電阻與電感，所以稱之為等效串聯(lián)電阻（ESR）和等效串聯(lián)電感（ESL）。這樣電容實際上就是一個串聯(lián)諧振電路，諧振頻率為：11