現(xiàn)場編程技術中空間單粒子翻轉的抗seu技術

現(xiàn)場編程技術中空間單粒子翻轉的抗seu技術

1sram型fpga配置靜態(tài)隨機訪問內存（sram）是目前應用最廣泛的現(xiàn)場編程門排列（f）的結構，速度快，重編程能力強?；赟RAM結構的可再配置型FPGA器件,上電時要將配置數(shù)據(jù)讀入片內SRAM中,配置完成可進入工作狀態(tài);掉電后SRAM中的配置數(shù)據(jù)丟失,FPGA內部邏輯關系隨之消失。這種基于SRAM的FPGA可以反復使用,SRAM型FPGA在商業(yè)領域已經(jīng)得到了廣泛的應用,為用戶提供了最大的靈活性,使得系統(tǒng)內或在軌編程成為可能。另外,這類器件提供了再配置計算平臺以最大功率;提供了改變需求的靈活性,已經(jīng)具有糾正邏輯錯誤和恢復飛行時故障的潛力,已成為空間飛行器電子器件的發(fā)展主題之一。因為FPGA邏輯門電路全是動態(tài)加載到其中的SRAM中的,所以在空間輻射環(huán)境中工作易于受單粒子翻轉(SingleEventUpset,SEU)的影響。SEU是由帶電粒子投射到集成電路器件的敏感區(qū)域引起的,通常會導致FPGA中的存儲單元內容改變(即位翻轉),帶來的后果可能是計算結果錯誤、程序執(zhí)行序列錯誤,甚至是系統(tǒng)的崩潰。研究結果證實,這翻轉是由地球大氣層中自然產(chǎn)生的高能量中子引起的。以SRAM為基礎的FPGA不僅像傳統(tǒng)觀念那樣,而且在高空環(huán)境中易于發(fā)生中子引致的配置損耗。因此,將FPGA應用于空間輻射環(huán)境,研究提高其抗SEU能力的新方法是相當具有吸引力的工作。2一般抗seu法的比較2.1磨損技術的應用如圖1所示,上電時通過配置電路將配置存儲單元的內容寫進FPGA中。當FPGA發(fā)生SEU效應時,存儲單元的“位翻轉”是一個常見的現(xiàn)象。對于軟件或者應用數(shù)據(jù)而言,位翻轉能夠對軟硬件造成附加產(chǎn)生的不可預期的影響。通過周期性的擦洗(Scrubbing),即刷新存儲單元中的內容,可以縮小存儲單元受到SEU而發(fā)生位翻轉的概率。從許多空間飛行器中搜集到的數(shù)據(jù)顯示:頻繁地擦洗可以直接地提高存儲器的抗SEU能力;而且當存儲單元擦洗的時間間隔越大,可靠性就會越低。圖2所示為采用擦洗技術緩解SEU效應的原理模擬波形。符號說明如下:clk為FPGA內部邏輯時鐘,scrubbing為周期性的刷新擦洗信號,FI為故障注入信號,cmc為采用擦洗技術的配置存儲單元的信號,cmc_f為不采用擦洗的配置存儲單元的信號。在FI的上升沿,注入故障有效,發(fā)生SEU效應,此時存儲單元cmc和cmc_f均發(fā)生位翻轉;但當scrubbing下一個上升沿到來時,cmc信號刷新,故障數(shù)據(jù)恢復,而cmc_f信號沒有刷新,依然處于錯誤狀態(tài)。擦洗無須冗余的附加硬件邏輯資源,僅需適當增加自適應的周期性刷新操作,增加了系統(tǒng)設計實現(xiàn)的復雜度。而且該方法本身并不能對存儲內容是否受到SEU進行驗證,因此數(shù)據(jù)并不一定可靠。只能解決時序邏輯的瞬時故障,而不能解決由SEU效應導致的錯誤傳播效應。因此,擦洗技術僅適合片外FPGA配置存儲單元的抗SEU設計。2.2ecc信息噪音的自適應識別星載FPGA系統(tǒng)中的糾錯碼(ErroCodeCorrection,ECC)信息冗余技術是借鑒通信中的信道編碼理論而加以應用的。如圖3所示,信息冗余的基本原理是經(jīng)過信源編碼后的信息碼元序列附加上監(jiān)督(冗余)碼元后進行傳輸(存儲),這些監(jiān)督碼元與信息碼元存在某種確定的相互關聯(lián)。接收(讀取)方可以通過監(jiān)督碼元與信息碼元之間的關聯(lián)是否與編碼時一致而判斷傳輸過程(存儲到讀取之間這個過程)中是否出錯,或發(fā)現(xiàn)出錯的碼元后根據(jù)編碼算法而將其糾正。因此在星載FPGA中,空間環(huán)境輻射產(chǎn)生的存儲單元SEU效應就相當于某種干擾和噪聲對通信信道的影響。FPGA的ECC編碼目的就是為了在讀取存儲單元的內容時能夠發(fā)現(xiàn)差錯并將其糾正,一般采用既能檢錯又能糾錯的編碼方法,如CRC循環(huán)校驗碼、漢明碼等。采用的編碼方案應該是在確定碼長的情況下至少能夠糾正一位,因為連續(xù)發(fā)生兩位SEU的概率比單個SEU的概率要低的多(但隨著RAM密度的增加這種情況越有可能)。ECC信息冗余糾檢錯技術能夠糾錯、檢錯,但是冗余的信息本身不具備自我保護功能。一旦FPGA本身遭受SEU效應,則不能夠保證系統(tǒng)的數(shù)據(jù)可靠性和安全性;而且通過附加的硬件資源即ECC電路,以及長時間的ECC糾檢錯過程,SEU容錯效果并不最佳。因此,該技術不適用于抗SEU加固的FPGA片內容錯設計。2.3三模冗余技術(1)tmr介紹下表決器輸出不確定性圖4為典型的基于硬件的三模冗余(TripleModuleRedundancy,TMR)邏輯原理示意圖。三個相同的模塊M0、M1和M2分別接收三個相同的輸入Input,產(chǎn)生的三個結果送至三選二表決邏輯。表決邏輯的輸出取決于三個輸入的多數(shù)。若有一個模塊發(fā)生SEU故障,則另兩個正常模塊的輸出可將故障模塊的輸出掩蔽,從而不會在表決器輸出產(chǎn)生差錯。此設計思想基于假設前提:任意兩個存儲單元的同一位不會在同一時間發(fā)生SEU效應。TMR技術的優(yōu)點在于速度快;缺點是所需附加硬件資源多,從而造成功耗、質量及體積增大。一個受保護模塊的冗余至少需要備份二次,同時表決時分別需要三個2輸入與門,三個2輸入或門。TMR的主要問題是表決器的故障將造成系統(tǒng)差錯,最簡單形式的TMR其可靠度不會高于表決器的可靠度。為了克服這一困難,對TMR進行改進(如圖5所示),并進行如下比較:假設1:信號Input經(jīng)M的時間是n1,經(jīng)寄存器的時間為n2,門延遲時間是n3。1一般費用——輸出Output的時間延遲是n1;——硬件資源開銷是M;——硬件自身無容錯能力。2加時間延遲計算——至少需要3倍的冗余硬件資源;——效率不高;——附加時間延遲為n2+2n3;——在同時最多只有一個輸入信號出錯并且不超過規(guī)定時延的前提下,可靠性的關鍵在于TMR表決器本身,若表決器遭受SEU效應則不能掩蔽故障。3附加時間延遲——附加硬件資源更多,可靠性更高,至少需要6倍的硬件邏輯資源的冗余,效率極差;——布線更加復雜;——附加時間延遲為n1+2n2+4n3;——在同一時刻最多僅一個輸入信號出錯且不超過規(guī)定時延的前提下,容錯能力可達100%。(2)基于信號時間冗余的信號檢測基于時間的冗余基本思想是重復進行計算以檢測故障,相同的計算重復進行兩次或更多次并比較結果以檢測是否有差錯。如圖6所示,為基于時間的TMR邏輯檢測故障的原理示意圖,輸入信號Input在時刻t經(jīng)邏輯電路M后輸出暫存至寄存器Reg0,延遲d時間后對輸入信號Input在時刻t+d再次經(jīng)M后輸出至Reg1,此時比較Reg0和Reg1,若比較結果不一致輸出Output值為1,表示信號經(jīng)M時發(fā)生了SEU效應。此時再延遲d時間,即在時刻t+2d信號Input經(jīng)M后輸出至Reg2,此時將Reg2的值作為正確的輸出值(基于這樣的假設,相鄰時刻同一模塊不會連續(xù)發(fā)生SEU效應)。這種方法對檢測由瞬時故障造成的差錯很有效,且在瞬時故障消失后可得到正確結果。但它的容錯效果與延遲時間d以及比較檢測時間有關,無法檢測由永久故障造成的差錯。與基于空間的TMR相比較,該方法大大減少了所需的附加硬件資源,但是卻極大地增加了附加的電路時延,影響了硬件電路設計的速度?，F(xiàn)對該方法進行改進,配以少量的附加硬件,時間冗余也可用來檢測永久故障。如圖7所示,改進后的時間冗余技術檢測永久故障的原理:輸入信號Input在時刻t第一次經(jīng)過邏輯M計算或數(shù)據(jù)傳送后輸出為R,結果存在Reg0中。在進行第二次計算或數(shù)據(jù)傳送之前,Input用編碼函數(shù)f進行編碼,成為f(Input)。然后對f(Input)進行第二次計算或傳遞。結果R經(jīng)譯碼與第一次結果進行比較。這里,編碼函數(shù)應能將硬件的永久故障檢測出來。3比較兩個模塊的冗余3.1雙模塊冗余比較由于使用基于商用現(xiàn)貨(Cost-Off-The-Shelf,COTS)的SRAM型FPGA,可編程邏輯資源相對比較豐富。基于以上分析,結合硬件冗余與時間冗余的優(yōu)勢,采用如圖8所示的雙模塊冗余比較(DualModuleRedundancyandComparator,DMRC)表決機制。符號說明如下:S1為S0的冗余信號,都分別經(jīng)過寄存器和延遲寄存器暫存,輸出四個信號即S0、S0_d、S1、S1_d,再通過四個2輸入與非門輸出四個信號即S_Tc0、S_Hc、S_Tc1、S_Hcd。如表1所示,通過這四個輸出信號即可以判斷并部分糾正發(fā)生SEU效應的信號。通常情況下,相鄰存儲單元在同一時刻最多只有一個發(fā)生SEU效應。因此,DMRC故障診斷機制能夠有效的檢測并糾正發(fā)生SEU的故障存儲單元中的數(shù)據(jù)值。3.2故障診斷及仲裁模塊本文將雙模塊冗余結合DMRC表決機制應用到FPGA的抗SEU容錯設計當中。如圖9所示,DMRC設計電路主要由三個模塊構成:雙冗余備份模塊、DMRC模塊和故障診斷及仲裁模塊?，F(xiàn)就相關符號說明如下:Input——FPGA的輸入信號M——FPGA的中間邏輯計算和處理模塊M1——模塊M的備份f——編碼函數(shù),f(I)表示信號I經(jīng)過編碼輸出為f(I)f-1——譯碼函數(shù),f-1(R)表示對信號R進行譯碼后輸出為f-1(R)Reg——寄存器Output——FPGA的輸出信號(1)邏輯電路的數(shù)據(jù)輸出如圖9中所示,該模塊主要作用是將輸入信號復制成四個備份信號S0、S1、S0_d、S1_d。其中DelayLogic為延遲邏輯電路,信號Input經(jīng)過延遲邏輯并編碼后輸出f(I)至FPGA中間邏輯模塊M及其備份模塊M1的信號,再分別經(jīng)譯碼函數(shù)f-1(R)輸出結果至暫存寄存器Reg0和Reg3,而Reg1和Reg2則暫存了未經(jīng)延遲和編碼的信號Input直接通過M和M1計算后的值。Reg0、Reg1、Reg2、Reg3的輸出值分別為S0_d、S0、S1和S1_d,即DMRC比較器的輸入。(2)fpga邏輯電路seu錯誤判決信號s如圖8所示,該模塊主要作用是實現(xiàn)DMRC,為檢查并糾正FPGA邏輯電路的SEU錯誤提供判決信號S_Tc0、S_Tc1、S_Hc和S_Hcd,是整個電路的核心。(3)dmrc故障診斷機制該模塊主要實現(xiàn)兩個作用:①通過S_Tc0、S_Tc1、S_Hc和S_Hcd這四個輸入信號參數(shù)值實現(xiàn)表1的故障診斷機制;②通過DMRC故障診斷機制仲裁S0和S1中未發(fā)生SEU的信號,并選擇輸出至Output(FPGA的輸出信號)。如圖10所示,DMRC故障診斷機制實現(xiàn)的電路原理圖。在表1中,僅根據(jù)S_Tc0、S_Tc1和S_Hcd三個信號的值可以分析出故障類型并且進行故障診斷。因此,在圖10中,沒有使用S_Hc信號。S0、S1經(jīng)故障診斷后選擇輸出至S2,而最后再次將S0、S1和S2進行TMR仲裁輸出,這樣可以避免S2遭受SEU效應而導致輸出值Output發(fā)生錯誤。3.3dd-m1輸出為未除雜劑時t+d模塊mseu效應的診斷若時刻t模塊M發(fā)生SEU效應,則輸出寄存器Reg0中的值錯誤,由DMRC故障診斷機制可檢測并糾正故障,輸出值Output為正確有效。反之,若M1發(fā)生SEU效應亦然。若時刻t+d模塊M發(fā)生SEU效應時,即輸出寄存器Reg1中的值錯誤,由DMRC故障診斷機制判斷原輸出S0正確有效,從而輸出值Output正確有效。若DMRC表決器受到SEU效應影響發(fā)生故障時,輸出值S2錯誤,而模塊冗余輸出值S0和S1未遭受SEU效應,S0、S1、S2經(jīng)TMR表決器后輸出Output可以有效掩蔽該SEU故障,因此輸出信號Output也正常有效。4菲迪亞姆rcc的開發(fā)和實現(xiàn)(1)抗seu軟件以及邏輯本設計采用Altera公司的Cyclone系統(tǒng)型號為EP1C4F400C8的FPGA芯片,在WindowsXP操作系統(tǒng)環(huán)境下使用該公司的開發(fā)軟件QuartusII4.2作為EDA設計工具。針對上述各種抗SEU的方法,本文都通過采用典型的8階和64階線性反饋移位寄存器,(LinearFeedbackShiftRegister,LFSR)邏輯加以實現(xiàn)。如圖11所示,分別以8階LFSR作為模塊M,通過DMRC冗余設計實現(xiàn)后的后仿的信號時序波形圖。(2)基于硬件的tmr附加硬件實驗結果表明,采用基于DMRC的FPGA容錯設計方法正確有效。并且從表2的分析數(shù)據(jù)中可以看出:基于DMRC的SEU冗余容錯技術可以減少傳統(tǒng)的TMR所需的冗余硬件邏輯資源;相比時間冗余技術更易于實現(xiàn),減少附加時間開銷;該方法適合于大規(guī)模邏輯模塊的冗余容錯設計,當模塊M很復雜,規(guī)模很大時,可以節(jié)省大量的硬件冗余邏輯資源。由于本文采用的8階LFSR很簡單,因此DMRC所需的表決資源會比基于硬件的TMR所耗的資源更多一些。但采用64階LFSR時,與基于硬件的TMR方法相比附加硬件開銷減少了92%;與