FPGA中同步FIFO的使用小結(jié)

FPGA中同步FIFO的使用小結(jié)FPGA中的FIFO，分為同步FIFO，異步FIFO和雙向FIFO。同步FIFO一般用于數(shù)據(jù)的緩存，異步FIFO一般用于跨時(shí)鐘域的同步上。在這里只討論同步FIFO的使用。 由于課題中要用FPGA做圖像處理，生成3*3的模板。首先我們來分析圖像數(shù)據(jù)的傳輸方式，線陣CCD1209D為2048個(gè)有效像元，經(jīng)AD采樣，每行有2048個(gè)圖像數(shù)據(jù)，以串行數(shù)據(jù)流的形式來傳輸?shù)模粋€(gè)時(shí)鐘周期傳輸一個(gè)像素?cái)?shù)據(jù)。圖像在交由算法模塊處理之前要將得到的串行數(shù)據(jù)變成并行數(shù)據(jù)，3*3模板就是一個(gè)串并轉(zhuǎn)換模塊，串行數(shù)據(jù)經(jīng)過此模塊后變?yōu)椴⑿休敵?。在圖像處理算法中的實(shí)現(xiàn)過程若選用3*3模板，該滑動(dòng)窗在某一個(gè)時(shí)刻讀取圖像的某個(gè)像素和其相鄰像素，經(jīng)過相關(guān)的處理后，用處理結(jié)果取代模板中間位置的像素值并傳送到下一個(gè)模塊。之后，每校正完一個(gè)像素，模板將不斷右移或換行，直到將一幅灰度圖像的數(shù)據(jù)陣列中的所有像素全部處理完。為了使窗中的3行3列共9個(gè)像素能夠在一個(gè)時(shí)刻同時(shí)輸出，便于之后的圖像處理算法模塊進(jìn)行流水線處理，在3*3模板的硬件設(shè)計(jì)中，將采用兩個(gè)FIFO存儲(chǔ)器linebuffer1和linebuffer2。其中FIFO地址寬度為圖像寬度，這樣每個(gè)FIFO正好可以存儲(chǔ)一行圖像數(shù)據(jù)。模板生成模塊的設(shè)計(jì)框圖如下圖所示： 這里我們要用到FPGA中的同步FIFO去做linebuffer。選用VerilogHDL語言。下面介紹使用QuartusII9.0中的宏模塊生成FIFO的過程：第一步，選megafunctions->lmp_fifo–>storage->然后點(diǎn)OK，接著，選Verilog語言，點(diǎn)下一步注意：在這里設(shè)置，F(xiàn)IFO的數(shù)據(jù)位，F(xiàn)IFO的深度以及同步時(shí)鐘。接著下一步，在此處可選擇設(shè)置如果你前面選擇了同步FIFO，那么這一步你需要設(shè)置FIFO的握手信號(hào)與狀態(tài)信號(hào)有full(滿），empty（空）,almostfull（幾乎滿）,almostempty（幾乎空）,Asynchronousclear（異步清零），如果你選擇了異步FIFO，那么在讀與寫兩邊就要單獨(dú)設(shè)置，讀寫兩邊均有full,empty,usedwide(使用深度）3個(gè)信號(hào)。接著點(diǎn)下一步：一個(gè)是FIFO的輸出的兩種形式，一種是傳統(tǒng)的同步方式，即你在有readreq='1'的一個(gè)周期后才能讀取數(shù)取，另一種為showahead，即為你在readreq='0'時(shí)，數(shù)據(jù)口就一直有一個(gè)數(shù)據(jù)，在讀取數(shù)據(jù)時(shí)不用等待一個(gè)周期。第二個(gè)設(shè)置就是綜合出FIFO是用一般邏輯單元，還是使用專用的M4K塊（當(dāng)然這需要在該器件有M4K塊才可以）。接著，一直下一步，直到完成，就生成如下所示的一個(gè)同步FIFO。 這樣的話，主要問題就是讀寫使能的產(chǎn)生，很關(guān)鍵?。。D中的L_VA是CCD的行數(shù)據(jù)標(biāo)志，為讀使能；寫使能是這樣的assignrdreq=L_VA&&(usedw>2047);注意：盡量不要使FIFO滿，那樣很難控制