基于改進的元素化的高速乘法器的設(shè)計與實現(xiàn)

基于改進的元素化的高速乘法器的設(shè)計與實現(xiàn)

1基于補碼的編碼原理大乘法器是現(xiàn)代處理器和數(shù)字信號處理器的重要部件。它是數(shù)據(jù)處理和其他實時數(shù)據(jù)處理的核心。它的性能直接影響系統(tǒng)處理數(shù)據(jù)的性能。由于編碼算法的原因，提高大乘法器的性能主要取決于三個部分：部分積的壓縮和最終部分的添加。根據(jù)補碼的特點，使用4-4號壓縮法減少部分積的數(shù)量，并采用改進的基于單元的新型沃敦樹結(jié)構(gòu)，提高部分積的壓縮效率。魏立局hdl用于描述rtl級。通過綜合和配置布局，實現(xiàn)了大乘工藝，并滿足了設(shè)計要求。2編碼局部積數(shù)乘法器的結(jié)構(gòu)如圖1所示,該乘法器用作32×32有符號/無符號的乘法運算.采用sign符號位來區(qū)分運算為有/無符號乘法運算.無符號數(shù)的范圍為0～232-1,有符號數(shù)的范圍為-231～231-1.乘法運算步驟分為兩步:①根據(jù)算法求出部分積;②將所有部分積求和.因此減少部分積的數(shù)目和快速求出部分積的和便成為研究的熱點.文中針對這兩個部分,采用改進的BOOTH編碼實現(xiàn)部分積數(shù)目的減少;部分積求和的速度則通過使用以一種改進的4-2壓縮器為單元的新型Wallance樹型結(jié)構(gòu)來實現(xiàn).利用以上兩部分壓縮得出兩個64位部分積和結(jié)果時,最后利用一個64位超前進位加法器將前面兩個結(jié)果相加得出最終的結(jié)果.3基于四博茨算法和編碼邏輯的設(shè)計基4Booth算法能夠?qū)⒉糠址e數(shù)目減至乘數(shù)位數(shù)的一半,大大提高了乘法器的速度;同時結(jié)構(gòu)較為規(guī)整、連線簡單,易于VLSI版圖實現(xiàn).3.13無符號、無符號相乘首先設(shè)A為被乘數(shù),B為乘數(shù),且均為32位無符號數(shù),P表示乘積.則有A×B為Ρ=A×(31∑i=0bi2i)=A×[16∑n=0(b2n-1+b2n-2b2n+1)4n]=16∑n=0A(b2n-1+b2n-2b2n+1)22n(1)P=A×(∑i=031bi2i)=A×[∑n=016(b2n?1+b2n?2b2n+1)4n]=∑n=016A(b2n?1+b2n?2b2n+1)22n(1)式(1)中的各項式為部分積,用PP表示,于是有ΡΡn=31∑i=0ai2i(b2n-1+b2n-2b2n+1)22n(2)n=0,1,?,16PPn=∑i=031ai2i(b2n?1+b2n?2b2n+1)22n(2)n=0,1,?,16為了符合基4Booth算法的要求,令式(1)、式(2)中b33=b32=b-1=0,這樣從式(1)可以看出無符號32位數(shù)相乘一共有17個部分積.其實對于有符號數(shù),只要對乘數(shù)進行符號擴展,令b33=b32=b31,令b-1=0,這樣有符號、無符號數(shù)相乘就統(tǒng)一起來了.統(tǒng)一后的部分積PP16為ΡΡ16={0有符號乘法A?b31?232無符號乘法3.2mbe-編碼邏輯由式(1)知道基4Booth編碼一次檢測乘數(shù)臨近的3位,根據(jù)檢測的三位的結(jié)果產(chǎn)生對被乘數(shù)不同的操作.文獻中提出了三種不同的基4Booth編碼方式,其中MBE-Ⅰ就是最常用的只產(chǎn)生“1”與“2”兩種倍數(shù)的控制信號以及一個正負控制信號的三條控制線的編碼方式,這種方式使用的門電路比MBE-Ⅲ不少多少,延遲卻接近MBE-Ⅲ方式的2倍.因此這里采用的MBE-Ⅲ編碼方式編碼及控制信號如表1所示.傳統(tǒng)的基4Booth編碼邏輯表示和部分積產(chǎn)生邏輯分別如圖2(a)、圖2(b),從表1中可以得出4個控制信號的邏輯表達式和部分積產(chǎn)生的邏輯設(shè)計分別如圖3(a)、圖3(b)所示.對比圖3和圖2,可以發(fā)現(xiàn),在關(guān)鍵路徑上圖3少了一個△NOR門延遲時間.4積專的積附加方法當產(chǎn)生部分積PPn之后,將它們相加就可得到乘法結(jié)果.部分積相加的方法有多種,采用不同的壓縮器組成的不同加法結(jié)構(gòu)直接影響乘法器的速度和版圖規(guī)則性.所以較好的乘法器總是從壓縮器單元和壓縮結(jié)構(gòu)兩方面著手來取得速度與面積、規(guī)則的最佳組合.4.1傳統(tǒng)壓縮器組成結(jié)構(gòu)分析4-2壓縮器又稱為(5,3)計數(shù)器,是一個5輸入、3輸出的加法部件.這5個輸入的權(quán)是相同的(權(quán)重為20),其中4個是部分積,這里記作i1、i2、i3和i4,另一個輸入為進位信號記作cin.3個輸出中一個與輸入的權(quán)值相同為偽和sum,另兩個分別為進位信號carry和cout(權(quán)值都為21).傳統(tǒng)的4-2壓縮器由兩個串行連接的全加器組成(如圖4(a)所示).但這樣的壓縮器延遲門較多.對傳統(tǒng)的基于全加器組成的壓縮單元進行分析,得出其布爾表達式如下:S=a1⊕a2⊕a3⊕a4⊕cin(3)Carry=(a1⊕a2⊕a3)·a4+(a1⊕a2⊕a3)·cin+a4·cin(4)Cout=a1·a2+a1·a3+a2·a3(5)對式(4)、式(5)兩個表達式進行等價的邏輯轉(zhuǎn)換可以得到以下兩個布爾表達式:Carry=(a1⊕a2⊕a3+a4)?cin+ˉ(a1⊕a2⊕a3+a4)?a4(6)Cout=(a1⊕a2)?a3+ˉ(a1⊕a2)?a1(7)從式(6)、式(7)兩式可以看到,邏輯電路可由異或門和2選1的選擇器組成,可以構(gòu)成如圖4(b)中所示的邏輯結(jié)構(gòu).這種結(jié)構(gòu)減少了信號傳播的邏輯門數(shù)量,并且具有較小的負載電容.這種結(jié)構(gòu)具有高速、低功耗的優(yōu)點,相比傳統(tǒng)結(jié)構(gòu)優(yōu)勢明顯,更適合于版圖實現(xiàn).4.2符號位擴展的部分積根據(jù)基4Booth算法要求,操作數(shù)要進行符號擴展.乘數(shù)的擴展是在低位補一個0,高位補兩個符號位,得到一個35位的補碼數(shù)據(jù);被乘數(shù)的擴展是在高位補兩個符號位,形成34位的補碼數(shù)據(jù).由前文可知,對于產(chǎn)生的17個部分積,每個均為34位.如果直接將這些部分積相加則必須將每個部分積的高位部分以符號位的值擴展到加法陣列的最高位(這里為66).擴展結(jié)果如圖5(a)所示.圖5(a)中S為每一個部分積的符號擴展位(即PPn),可以從圖中看出擴展后CSA陣列很大,需要邏輯資源會很大.為了得出符號不必擴展的方法,先假設(shè)所有的部分積都是負的,那么對于32位的乘法,圖5(a)中所擴展的符號位都為“1”.這樣,這些所有符號擴展的“1”的和為S-sum=16∑i=0(233-22i)mod233=16∑i=0(-22i)=-(232+230+L22+20)=-1010?10101=(1010?1011)補(8)將這S和可以作為一個定值加入部分積中,符號位擴展“1”就可用S-sum=(1010…1011)2來表示,最低位的權(quán)值是234.如此表示,圖5(a)左上角的S就全為“0”,不用擴展了,每一個CSA陣列的部分積長度一致了,如果一個部分積實際是非負的,則該部分積的符號位應(yīng)為“0”,為了消除前面假定它是負數(shù)帶來的影響,只需將該部分積的符號位加“1”.這樣圖5(a)結(jié)構(gòu)就變?yōu)閳D5(b)中的結(jié)構(gòu).另外,部分積產(chǎn)生邏輯僅完成了部分積的取反,要得到部分積求補,還需給末位加“1”.這時對末位附加2位,其中高一位為“0”,低位是前一個部分積作為進位信號送來的求補的末位加“1”.這樣,加上符號位擴展的數(shù)據(jù),總的部分積就變成了18個,這些部分積中除符號位擴展的部分積為34位外其他的17個均為37位(包括符號修正的1位、末位附加的2位).4.3不同結(jié)構(gòu)的對比采用不同的加法陣列結(jié)構(gòu)直接影響乘法器完成一次乘法所需要的時間.重復陣列(IternativeArray,IA)和Wallace樹是最為典型的兩種加法陣列結(jié)構(gòu).IA結(jié)構(gòu)規(guī)則性好,易于版圖實現(xiàn),但速度最慢;Wallace樹型結(jié)構(gòu)是理論上速度最快的加法陣列結(jié)構(gòu),但傳統(tǒng)的Wallace樹電路互聯(lián)較為復雜,版圖實現(xiàn)困難.為了解決這個問題,人們總是想在速度與規(guī)則性上取得較好的平衡而提出了如ZM樹和OS樹等結(jié)構(gòu).這些結(jié)構(gòu)基本上都是將IA分為幾段,以每段作為子樹,子樹內(nèi)部采用IA結(jié)構(gòu),而子樹間采用樹型連接.幾種結(jié)構(gòu)的比較見表2.對于32位有/無符號乘法器,由4.2節(jié)可知一共有18個部分積,如果采用4-2壓縮器作為唯一的壓縮單元,則18不能被4所整除,其中兩個部分積必然要在第一級4-2壓縮后額外處理.只要僅單純采用4-2壓縮器作為壓縮單元,采用OS樹則會破壞樹的對稱性;采用傳統(tǒng)Wallace樹則規(guī)則性很差布局困難;采用文獻的結(jié)構(gòu)則增加了關(guān)鍵路徑的延時卻仍不能解決布局對稱問題.基于此,文獻提出了一種CSA(3-2壓縮器)和4-2壓縮器相結(jié)合對18個部分積進行壓縮的Wallace樹型結(jié)構(gòu),如圖6所示.該結(jié)構(gòu)設(shè)計平衡性很好,使得各級的中間結(jié)果能夠同時被處理,各路徑時延取得平衡,相比僅采用4-2壓縮器的結(jié)構(gòu),節(jié)省了等待時間.同時,兩級的CSA取代兩級的4-2壓縮器,還減少了關(guān)鍵路徑的延時.再者,從圖6和表2中可以看出,該結(jié)構(gòu)對稱性和規(guī)則性很好,AT2較其他結(jié)構(gòu)提高明顯,易于版圖實現(xiàn).因此文中采用文獻的這種結(jié)構(gòu).5功能仿真和時序優(yōu)化本乘法器采用VerilogHDL語言采用自頂向下的方式進行了RTL級描述,主要為操作數(shù)預處理、基4Booth編碼和部分積求和的改進Wallace陣列結(jié)構(gòu)三部分.使用Mentor公司的Modelsim進行功能仿真,使用Synopsys公司的DesignCompiler和SMIC的0.18μm標準單元庫進行邏輯綜合和優(yōu)化,得到該工藝下的門級網(wǎng)表;然后再利用門級網(wǎng)表加上標準時延文件(.sdf)進行時序仿真;最后對正確的門級網(wǎng)表采用Candence公司的布局布線工具SiliconEnsemble布出最終物理版圖.結(jié)果