基于并行分層譯碼算法的LDPC譯碼器設(shè)計中期報告

基于并行分層譯碼算法的LDPC譯碼器設(shè)計中期報告作為LDPC碼的重要譯碼技術(shù)之一，分層譯碼算法簡單高效，多用于超大規(guī)模集成電路芯片的設(shè)計中。本文旨在綜合分析現(xiàn)有分層譯碼算法的特點，實現(xiàn)基于并行分層譯碼算法的LDPC譯碼器設(shè)計。一、研究背景在通信領(lǐng)域，波采潮碼（LDPC碼）高效率可靠性優(yōu)秀，已廣泛應(yīng)用于通信標(biāo)準(zhǔn)、數(shù)字電視和數(shù)字存儲介質(zhì)中。對于布局設(shè)計和能耗消耗，超大規(guī)模集成電路芯片是LDPC譯碼器的常用實現(xiàn)方案之一，因此各種優(yōu)化算法不斷涌現(xiàn)。分層譯碼算法是一種高度并行化的算法，適合在硬件實現(xiàn)時使用。但在超大規(guī)模集成電路芯片中，仍有許多實際問題需要解決。二、研究目標(biāo)本課題的目標(biāo)是通過實現(xiàn)基于并行分層譯碼算法的LDPC譯碼器設(shè)計，將目標(biāo)碼重構(gòu)量、運行速率和能耗效率等多個指標(biāo)優(yōu)化到一個較高的水平。同時，研究并發(fā)技術(shù)、算法結(jié)構(gòu)及硬件設(shè)計，探索一種簡單高效的LDPC譯碼器的設(shè)計方式。三、分層譯碼算法及優(yōu)化1.常規(guī)譯碼算法對于所有的LDPC碼，都存在一種稱為波算法的迭代譯碼算法。波算法基于矩陣的行和列進(jìn)行迭代，直到得到檢驗矩陣中的所有元素為零的估值，然后進(jìn)行修正。2.分層譯碼算法分層譯碼算法是一種高度并行化的譯碼算法，適合用在大規(guī)模集成電路芯片設(shè)計中。它是由兩個譯碼步驟構(gòu)成的：在第一步中，將H矩陣中的行分為若干個層次，然后對每個層次進(jìn)行相應(yīng)的譯碼；在第二步中，對譯碼結(jié)果進(jìn)行組合并輸出，從而得到最終的估值。3.優(yōu)化方法優(yōu)化分層譯碼算法的方法主要包括以下幾個方面：1）針對分層譯碼算法中的多層級緩存使用問題，調(diào)整緩存大小和設(shè)計緩存序列2）減少數(shù)據(jù)交互3）采用硬件并發(fā)技術(shù)，如多線程技術(shù)提高算法運行效率4）采用去延遲技術(shù)提高譯碼效率四、設(shè)計框架基于以上研究，本課題提出以下基于并行分層譯碼算法的LDPC譯碼器設(shè)計框架：1.先將H矩陣進(jìn)行分組，分組后的塊為1級緩存的一次讀取;再有層級得分的方法確定每行的搜索順序，每層會有一個得分向量，代表這個層內(nèi)所有行的得分優(yōu)先級；針對數(shù)據(jù)交換過于頻繁的問題，考慮采用循環(huán)緩存方式，實現(xiàn)數(shù)據(jù)的處理和輸入緩存等待的并發(fā)性操作，緩存切換時更高效。2.采用定長層級疊加的方法，同時分層可并行計算，在1~n層中，有$R_n+R_{n-1}$當(dāng)前可譯出的信息數(shù)，沒有全部確定的符號直接返回第n層。3.采用多核多線程并行計算框架，利用不同模塊的硬件資源，實現(xiàn)多層級迭代譯碼，并行式積累，提高計算效率。五、實驗方案1.設(shè)計硬件語言和相應(yīng)的硬件結(jié)構(gòu)，包括寄存器、ALU和譯碼器模塊，探索一種簡單高效的基于分層譯碼算法的硬件系統(tǒng)設(shè)計方式;2.利用VHDL等仿真語言進(jìn)行仿真驗證;3.利用UCF進(jìn)行設(shè)計布局和硬件綜合，并實現(xiàn)實際的LDPC譯碼器；4.對實際的譯碼器進(jìn)行測試，驗證硬件設(shè)計的運行效率和能耗等指標(biāo)。六、進(jìn)度安排1.第一周：研究現(xiàn)有的分層譯碼算法，閱讀相關(guān)論文,獲得原理性知識；2.第二周：研究分層譯碼算法的優(yōu)化方法，確定實驗方案和設(shè)計框架；3.第三周：完成硬件語言的設(shè)計，利用仿真軟件進(jìn)行仿真；4.第