一種抗輻射數(shù)字標準單元庫的設(shè)計

一種抗輻射數(shù)字標準單元庫的設(shè)計

1抗輻射標準單元庫的設(shè)計如果使用先進的商業(yè)c工藝的大規(guī)模電路產(chǎn)生的輻射效果是嚴重的，那么產(chǎn)生的輻射效果將是嚴重的。因為許多的CMOS電路都包含組合邏輯和時序邏輯電路,存在于輻射環(huán)境中的高能粒子會和半導體器件相互作用。當一個高能粒子撞擊在基于CMOS工藝芯片的敏感區(qū)時,產(chǎn)生的單粒子翻轉(zhuǎn)效應(yīng)(SEU)將會改變存儲單元的邏輯值,例如觸發(fā)器、鎖存器和隨機存儲器等,給運行的系統(tǒng)引入了軟錯誤。另一方面,先進的CMOS工藝已經(jīng)發(fā)展到了深亞微米級,閾值電壓不會隨著電壓和特征尺寸的減小而明顯地減小。噪聲容限會隨著工藝特征尺寸的減小而減小。在這種工藝上設(shè)計的電路會很容易被高能粒子產(chǎn)生的單粒子效應(yīng)(SEE)所影響。為了阻止這種效應(yīng),一些電路被設(shè)計于特殊的抗輻射工藝上,并且特殊抗輻射工藝通常比先進的商用工藝特征尺寸要落后幾代而且價格更高,這樣將會給芯片設(shè)計帶來成本上的增加。因此有必要基于低成本的商用工藝來設(shè)計抗輻射同步超大規(guī)模芯片,使其高可靠性地工作于輻射環(huán)境中而且具有更長的使用壽命。因為在后端自動布局布線版圖設(shè)計中標準單元頻繁地被超大規(guī)模電路設(shè)計所使用,它是設(shè)計一個抗輻射芯片的關(guān)鍵元素。如果標準單元庫能夠提供抗輻射單元和濾除錯誤的單元,設(shè)計者可以使用這個庫去實現(xiàn)他們的抗輻射系統(tǒng)電路。最近已經(jīng)有關(guān)于抗輻射標準單元的報道在論文中發(fā)表。然而它們或者消耗大量的面積和較大的延遲,或者不能提供足夠的抗輻射能力。因此,我們設(shè)計了一個基于65nmCMOS工藝的標準單元庫,芯片設(shè)計者可以使用這個庫來搭建他們的低成本、小面積和低功耗的抗輻射電路。在這個庫中,我們使用了C單元在兩個不同邏輯值的輸入時會進入高阻模式,而兩個相同邏輯值輸入時C單元起著反相器的作用。芯片設(shè)計者通過使用C單元可以很容易地濾除軟錯誤。2效率測試及脈寬的建立在輻射環(huán)境中存在很多的高能粒子(例如電子、中子、α粒子、重離子等),這些粒子可以和基于硅工藝的集成電路相互作用。當這些粒子打在集成電路的敏感區(qū),特別是一個關(guān)閉的MOS管的漏極,在粒子通過的軌跡中將會產(chǎn)生大量的電子空穴對。電子和空穴對將會通過漂移(高電場區(qū))或者擴散(低電場區(qū))被電極所收集,因此將會產(chǎn)出一個從高電勢到低電勢的大電流。因此,PMOS產(chǎn)生的大電流將會對輸出寄生電容充電,NMOS將會對輸出寄生電容放電,產(chǎn)生了一個單粒子效應(yīng)(SEE)。一個粒子打擊所產(chǎn)生的電流脈寬通常用一個雙指數(shù)函數(shù)所描述。其脈寬表達式為:這里Q是離子撞擊所沉積的電荷量,而τα是結(jié)收集時間常數(shù),τβ是離子軌跡建立時間常數(shù)。時間常數(shù)τα和τβ依賴于幾個工藝相關(guān)參數(shù),而且典型的τα的值在200ps左右,τβ的值在10ps左右。根據(jù)電路是否被損壞,單粒子效應(yīng)可以被分為兩類:軟錯誤和硬錯誤。軟錯誤包括了單粒子翻轉(zhuǎn)(SEU)和單粒子傳輸(SET),這些都是非破壞性的錯誤。盡管單粒子翻轉(zhuǎn)和單粒子傳輸不會損壞電路,但它們會改變一個邏輯門的輸出狀態(tài),嚴重擾亂電路系統(tǒng)的正常工作。SEU主要發(fā)生在存儲器單元,例如觸發(fā)器、鎖存器和隨機存儲器,并能改變它們的邏輯值,造成電路工作在錯誤的工作狀態(tài)。為了能讓電路從錯誤工作狀態(tài)中恢復出來,必須有一個刷新電路來更新存儲單元中的邏輯值。SET則發(fā)生在組合邏輯中,在一個邏輯門中產(chǎn)生并沿著后級邏輯鏈傳播。由于CMOS電路中存在被稱為晶閘管的寄生npnp或pnpn結(jié)構(gòu),這種結(jié)構(gòu)被高能電離粒子打擊時產(chǎn)生的電流所打開,產(chǎn)生了一個閂鎖條件被叫做單粒子閂鎖效應(yīng)(SEL),這對CMOS電路來說是破壞性的。3使用三重冗余策略來加固被高能粒子有幾種抗輻射設(shè)計方法來設(shè)計一個工作于惡劣環(huán)境下的可靠性芯片。它們可以被分為三個級別:器件級、電路級以及系統(tǒng)級。因為許多發(fā)表的關(guān)于抗輻射設(shè)計方法的文章中都是基于三重冗余(TMR)策略的方法,這是在數(shù)字電路系統(tǒng)級設(shè)計時經(jīng)常使用來減小軟錯誤率(SER)的解決辦法。先將電路復制三份然后使用一個多數(shù)選擇器來選擇正確的信號。當三個電路中的其中一個輸出錯誤的邏輯值,多數(shù)選擇器將只選擇另外兩個正確的信號值。多數(shù)選擇器的結(jié)構(gòu)如圖1所示。由于這種方法將電路復制了多余的兩份以及增加了一個多數(shù)選擇器電路,這將在芯片設(shè)計中嚴重增加芯片的面積和成本。而且若電路版圖布局不合理,使得兩份電路同時被高能粒子擊中的概率增大,從而可能同時輸出錯誤的邏輯值,則這個結(jié)構(gòu)輸出就會發(fā)生錯誤。為了能節(jié)省面積和提高電路工作速度,一些文獻提出了在電路中選擇性地使用三重冗余(TMR)策略去加固被高能粒子擊中會發(fā)生錯誤概率大的敏感節(jié)點。這種方法經(jīng)常被用于設(shè)計抗輻射FPGA電路中。通過使用這種方法來設(shè)計電路達到一定的抗輻射要求,但不能保證百分之百的輻射免疫。本文所采用的抗輻射設(shè)計方法是基于電路級的。在標準單元庫中加入C單元可以在設(shè)計數(shù)字電路綜合階段,在電路的敏感節(jié)點中插入C單元來加固。C單元的結(jié)構(gòu)如圖2所示,當兩個輸入端的邏輯值相同時,兩個堆疊的NMOS或者PMOS就會同時導通,輸出與輸入邏輯相反,這時C單元的功能與反相器類似。而當兩個輸入端有一個因為單粒子傳輸(SET)使其輸入了一個毛刺,則C單元輸出端會進入高阻模式,輸出邏輯值將會保持不變。在抗輻射電路設(shè)計中,結(jié)合使用C單元可以采用圖3中所提出的方法來消除單粒子傳輸所產(chǎn)生的毛刺錯誤。當Din輸入信號存在毛刺時,可以將其分為兩路信號輸入到C單元中,一路信號經(jīng)過延遲,而另一路則直接輸入到C單元中,因為C單元的兩個輸入端處于不同的邏輯值,則輸出會保持不變,阻止了毛刺的繼續(xù)傳播。由這種方法設(shè)計的抗輻射電路中只增加了一些反相器和一個C單元,不會占用很多的芯片面積,可以有效地節(jié)省成本。4標準單元的設(shè)計為了使本文所設(shè)計的標準單元能被自動布局布線工具所使用,所有單元的版圖都采用相同的高度,寬度是接觸孔最小間距的整數(shù)倍。圖4所示為一個反相器版圖結(jié)構(gòu)。為了避免在輻射環(huán)境中標準單元產(chǎn)生單粒子閂鎖效應(yīng)(SEL),本文在所有的標準單元版圖中都加入了兩條保護環(huán),一條緊挨著NMOS的P+保護環(huán)和一條緊挨著PMOS的N+保護環(huán)。為了節(jié)省自動布局布線工具所能使用的布線金屬層,本文所設(shè)計的標準單元除了觸發(fā)器外都只用多晶硅層和金屬1層進行布線。在保護環(huán)上加入少量的接觸空間,并用金屬1層連接到電源或地上。這樣當使用布局布線工具進行版圖設(shè)計時,所有的單元會緊挨在一起,保護環(huán)也會隨之連接起來,達到了抵御SEL的能力,同時也節(jié)約了版圖面積。5環(huán)形振蕩的單元延遲測量為了驗證本文所設(shè)計的標準單元的抗輻射能力和性能能滿足抗輻射超大規(guī)模數(shù)字電路設(shè)計要求,本文基于65nm設(shè)計了一個測試電路,用于測量每個單元的每個輸入到輸出的延遲信息,以及后期的抗輻射能力評估。在驗證單元的傳播延遲的方法中,基于環(huán)形振蕩器的方法永遠是首選,因為其簡單和方便。該方法僅僅測量環(huán)形振蕩器的頻率,就可以得到每個單元的延遲。設(shè)計一個單元環(huán),如果外部加一個使能電平,然后就可以測量環(huán)形振蕩器的輸出頻率。對頻率取倒除以振蕩器中所使用的單元數(shù)目就可以計算出單元的延遲。頻率大小依賴于使用的單元數(shù)目、工藝、輸出負載以及單元的驅(qū)動強度。每個單元的延遲由公式(2)給出:其中f是環(huán)形振蕩器的輸出頻率,N是環(huán)中的單元數(shù)目。這種方法是非常精確的,僅僅測量頻率就可以計算環(huán)中單個單元的延遲以及在這個頻率下的功耗。從圖5中可以看出,該芯片由一個6位到48位的譯碼器、44個環(huán)形振蕩器、1個10位的計數(shù)器以及2組分別由3000個或6000個反相器鏈和觸發(fā)器組成的測試電路組成。當譯碼器使能信號Enable為低電平時,譯碼器不工作,輸出選擇信號使能信號全為低電平,使得環(huán)形振蕩器不工作,輸出端ROs_out沒有方波信號輸出。而當Enable為高電平時,給定一個輸入地址譯碼器有一位輸出變?yōu)楦唠娖?選中一個環(huán)形振蕩器并且傳輸門打開,該環(huán)形振蕩器開始工作并將信號輸出到總線上,經(jīng)過一個緩沖器后直接驅(qū)動輸出IO單元,同時該信號也進入一個10位的分頻器后經(jīng)過一個緩沖器驅(qū)動IO單元。傳統(tǒng)的環(huán)形振蕩器中,使能信號都加在一個與非門的輸入端。與非門的加入使環(huán)形振蕩器的單元不一致,會影響最后測量并計算得到的每個單元的延遲值。所以本文所設(shè)計的環(huán)形振蕩器中所使用的單元都一致,一個控制使能信號經(jīng)過一個大驅(qū)動的反相器輸入到其中一個單元中PMOS的漏極,而該PMOS的襯底同其他單元一樣接高電平。這樣可以減少不必要的單元的加入影響延遲的測量,并能夠使整個環(huán)形振蕩器的版圖連續(xù)。6單元延遲和延遲的測量圖6是本文設(shè)計流片的芯片照片。上面部分為抗輻射標準單元的測試電路,而下面為IO接口單元的測試電路。這兩部分測試電路分別獨立封裝互不影響。該芯片測試的時候使用FPGA產(chǎn)生使能信號和環(huán)形振蕩器的地址信號,然后測量環(huán)形振蕩器的輸出。所需要測量的信號有兩個ROs_O和Freq_O,ROs_O是沒有經(jīng)過分頻器、從環(huán)形振蕩器中直接輸出的信號,而另一個信號Freq_O是經(jīng)過10位分頻器后輸出到IO上的信號。為了將版圖后仿真測得的單元延遲與硅片上實際運行并測得的延遲相比較,本文對該芯片分別在-30℃、25℃和80℃三個溫度下對電路進行了測試,并測量輸出信號頻率,按公式(2)換算成每個單元的延遲值。表1中給出了在溫度為25℃時幾個單元的測量值,以及同一個單元在不同溫度下延遲的差異。從表1中可以看出在同樣的溫度下對于INVX0單元版圖后仿真與實際測量得到延遲偏差在5%左右。而當溫度從-30℃變到80℃時僅有7.51%的變化。7測試芯片的設(shè)計本文提出并設(shè)計了一個65nm抗輻射標準單元庫,