EDA技術(shù)課程試卷200412答案_第1頁
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???密???封???線???以???內(nèi)???答???題???無???效??電子科技大學(xué)二零零四年至二零零五學(xué)年第一學(xué)期3．用MAX+PLUSII進(jìn)行VHDL文本編譯時(shí)，其項(xiàng)目名應(yīng)與文件名和實(shí)體名相同。 復(fù)雜可編程邏輯器件。 9．VHDL中元件例化語句的端口映射方式有名字映射和位置映射兩種。①數(shù)據(jù)說明和進(jìn)程②結(jié)構(gòu)體說明和結(jié)構(gòu)體功能描述③順序描述語句和并行執(zhí)行語句④結(jié)構(gòu)體例化和結(jié)構(gòu)體賦值???密???封???線???以???內(nèi)???答???題???無???效??①“F8”②“FF”③“F7”④“0F”5．將電路的高級(jí)語言描述轉(zhuǎn)換為低級(jí)，可與FPGA/CPL①綜合②邏輯分割③布局布線④適配⑤仿真①行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)描述②行為描述、門級(jí)描述和數(shù)據(jù)流描述③數(shù)據(jù)流描述、結(jié)構(gòu)描述和版圖描述④門級(jí)描述、結(jié)構(gòu)描述和版圖描述???密???封???線???以???內(nèi)???答???題???無???效??X<=B+D;①B+C和B+A①賦值方式不同②定義位置不同③賦值行為不同④綜合結(jié)果不同???密???封???線???以???內(nèi)???答???題???無???效??bb<='0'&&b;ENDrtl;???密???封???線???以???內(nèi)???答???題???無???效?? ???密???封???線???以???內(nèi)???答???題???無???效?? 2．用該D觸發(fā)器構(gòu)成的四位移位寄存器如下，請(qǐng)用元件例化語句描述。 ???密???封???線???以???內(nèi)???答???題???無???效??Fa1:faportmap(c=>?0?,a=>a0,b=>b0,ct=>c1,s=>s0);???密???封???線???以???內(nèi)???答???題???無???效??2．試用VHDL設(shè)計(jì)一個(gè)24進(jìn)制的計(jì)數(shù)

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