集成電路模擬版圖設(shè)計(jì)基礎(chǔ)

IC模擬幅員設(shè)計(jì)第一局部：了解幅員幅員的定義幅員的意義幅員的工具幅員的設(shè)計(jì)流程第二局部：幅員設(shè)計(jì)根底認(rèn)識(shí)幅員幅員組成兩大部件幅員編輯器電路圖編輯器了解工藝廠商目錄目錄第一局部：了解幅員幅員的定義幅員的意義幅員的工具幅員的設(shè)計(jì)流程IC模擬幅員設(shè)計(jì)幅員的定義：幅員是在掩膜制造產(chǎn)品上實(shí)現(xiàn)電路功能且滿足電路功耗、性能等，從幅員上減少工藝制造對(duì)電路的偏差，提高芯片的精準(zhǔn)性。第一局部：了解幅員電路圖幅員第一局部：了解幅員

幅員的意義：1〕集成電路掩膜幅員設(shè)計(jì)師實(shí)現(xiàn)集成電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會(huì)極大程度地影響集成電路的性能、本錢與功耗。2〕它需要設(shè)計(jì)者具有電路系統(tǒng)原理與工藝制造方面的根本知識(shí)，設(shè)計(jì)出一套符合設(shè)計(jì)規(guī)那么的“正確〞幅員也許并不困難，但是設(shè)計(jì)出最大程度表達(dá)高性能、低功耗、低本錢、能實(shí)際可靠工作的芯片幅員缺不是一朝一夕能學(xué)會(huì)的本領(lǐng)。第一局部：了解幅員幅員的工具：CadenceVirtuosoDraculaAssuraDivaMentorcalibreSpringsoftlaker幅員的設(shè)計(jì)流程熟悉所需文件對(duì)電路的了解幅員布局布線第一局部：了解幅員DRC/LVSGDSIItoFAB工藝廠商提供：.tf.displayDesignrule、DRCLVS文件、PDK、ESD文件、金屬阻值文件第二局部：幅員設(shè)計(jì)根底認(rèn)識(shí)幅員幅員組成兩大部件2.1器件2.2互連幅員編輯器電路圖編輯器了解工藝廠商IC模擬幅員設(shè)計(jì)第二局部：幅員設(shè)計(jì)根底PolyM1CTM2認(rèn)識(shí)幅員幅員是電路圖的反映，有兩大組成局部2.1器件2.1.1MOS管2.1.2電阻2.1.3電容2.1.4三極管〔省略〕2.1.5二極管〔省略〕2.1.6電感〔省略〕2.2互連金屬〔第一層金屬，第二層金屬……〕通孔第二局部：幅員設(shè)計(jì)根底第二局部：幅員設(shè)計(jì)根底2.1器件2.1.1MOS管NMOSPMOSMOS管剖面圖2.1器件2.1.1MOS管第二局部：幅員設(shè)計(jì)根底NMOS工藝層立體圖NMOS幅員第二局部：幅員設(shè)計(jì)根底2.1器件2.1.1MOS管1)NMOS管以TSMC，CMOS，N單阱工藝為例NMOS管，做在P襯底上，溝道為P型，源漏為N型2)包括層次：NIMP，N+注入DIFF，有源區(qū)Poly，柵M1，金屬CONT，過(guò)孔

3)MOS管的寬長(zhǎng)確定4)當(dāng)有PCELL時(shí);當(dāng)無(wú)PCELL時(shí)NMOS幅員第二局部：幅員設(shè)計(jì)根底2.1器件2.1.1MOS管1)NMOS管以TSMC，CMOS，N單阱工藝為例PMOS管，做在N阱中，溝道為N型，源漏為P型2)包括層次：NWELL，N阱PIMP，P+注入DIFF，有源區(qū)Poly，柵M1，金屬CONT，過(guò)孔3)MOS管的寬長(zhǎng)確定PMOS幅員反向器第二局部：幅員設(shè)計(jì)根底2.1器件器件幅員器件剖面圖及俯視圖第二局部：幅員設(shè)計(jì)根底2.1.1MOS管1)反向器2)NMOS，PMOS3)金屬連線4)關(guān)于ButtingContact局部2.1器件2.1器件2.1.2電阻選擇適宜的類型，由電阻阻值、方塊電阻值，確定W、L；R=L/W*R0第二局部：幅員設(shè)計(jì)根底電阻類型電阻幅員2.1器件

2.1.3電容1)電容值計(jì)算C=L*W*C02)電容分類：poly電容MIM電容基于單位面積電容值MOS電容源漏接地，基于柵電容，C=W*L*Cox第二局部：幅員設(shè)計(jì)根底MIM電容幅員MOS電容幅員2.2互連金屬〔第一層金屬，第二層金屬……〕1)金屬連線M1，M2，M3，M4……2.2.2通孔2)過(guò)孔Via1，Via2，Via3……第二局部：幅員設(shè)計(jì)根底2.2互連

1)典型工藝CMOSN阱1P4M工藝剖面圖第二局部：幅員設(shè)計(jì)根底連線與孔之間的連接建立LIBRARY第二局部：幅員設(shè)計(jì)根底3.幅員編輯器1)virtuoso編輯器CIW窗口第二局部：幅員設(shè)計(jì)根底3.幅員編輯器2)virtuoso編輯器--Librarymanager

第二局部：幅員設(shè)計(jì)根底CIW窗口3.幅員編輯器3)virtuoso編輯器--建立cell3.幅員編輯器4)virtuoso編輯器--工作區(qū)和層次顯示器第二局部：幅員設(shè)計(jì)根底LSW工作區(qū)域3.幅員編輯器5)virtuoso編輯器--幅員層次顯示〔LSW〕第二局部：幅員設(shè)計(jì)根底3.幅員編輯器6)virtuoso編輯器--幅員編輯菜單第二局部：幅員設(shè)計(jì)根底3.幅員編輯器7)virtuoso編輯器--顯示窗口第二局部：幅員設(shè)計(jì)根底3.幅員編輯器8)virtuoso編輯器--幅員顯示第二局部：幅員設(shè)計(jì)根底3.幅員編輯器9)virtuoso編輯器--數(shù)據(jù)流格式幅員輸出第二局部：幅員設(shè)計(jì)根底4.電路圖編輯器

1)virtuoso編輯器--電路圖顯示第二局部：幅員設(shè)計(jì)根底4.電路圖編輯器

2)virtuoso編輯器--電路器件及屬性第二局部：幅員設(shè)計(jì)根底第二局部：幅員設(shè)計(jì)根底4.電路圖編輯器

3)virtuoso編輯器--

電路添加線名、端口及移動(dòng)窗口4.電路圖編輯器

4)virtuoso編輯器--建立SYMBOLVIEW第二局部：幅員設(shè)計(jì)根底電路圖Symbol圖第二局部：幅員設(shè)計(jì)根底4.電路圖編輯器

5)virtuoso編輯器--建立SYMBOL操作4.電路圖編輯器

6)virtuoso編輯器--CDL輸出操作第二局部：幅員設(shè)計(jì)根底第二局部：幅員設(shè)計(jì)根底4.電路圖編輯器

7)virtuoso編輯器--CDL輸出5.了解工藝廠商SMIC--中芯國(guó)際CSMC–華潤(rùn)上華

TSMC--臺(tái)積電UMC--臺(tái)聯(lián)電Winbond--華邦先鋒宏力華虹NEC比亞迪新進(jìn)廈門集順深圳方正無(wú)錫和艦……第二局部：幅員設(shè)計(jì)根底第三局部：幅員的準(zhǔn)備必要文件設(shè)計(jì)規(guī)那么DRC文件LVS文件IC模擬幅員設(shè)計(jì)1.必要文件PDK*.tfdisplay.drfDRCLVScds.lib.cdsenv.cdsinit第三局部：幅員的準(zhǔn)備幅員設(shè)計(jì)根底——設(shè)計(jì)規(guī)那么2.設(shè)計(jì)規(guī)那么1)PMOS的形成第三局部：幅員的準(zhǔn)備2.設(shè)計(jì)規(guī)那么2)調(diào)用PCELL第三局部：幅員的準(zhǔn)備第三局部：幅員的準(zhǔn)備2.設(shè)計(jì)規(guī)那么3)DesignRule2.設(shè)計(jì)規(guī)那么4)規(guī)那么定義第三局部：幅員的準(zhǔn)備2.設(shè)計(jì)規(guī)那么4)規(guī)那么定義4.1NW〔NWELL〕第三局部：幅員的準(zhǔn)備2.設(shè)計(jì)規(guī)那么4)規(guī)那么定義4.2PO(Poly)第三局部：幅員的準(zhǔn)備2.設(shè)計(jì)規(guī)那么4)規(guī)那么定義4.3M1(Metal1)第三局部：幅員的準(zhǔn)備2.設(shè)計(jì)規(guī)那么4)規(guī)那么定義4.4VIA第三局部：幅員的準(zhǔn)備第三局部：幅員的準(zhǔn)備3.DRC文件3.1DRC:DesignRuleCheck，設(shè)計(jì)規(guī)那么檢查。3.2DRC程序了解有關(guān)你工藝的所有必需的東西。它將著手仔細(xì)檢查你所有布置的一切。5/1000=0.005DRC文件第三局部：幅員的準(zhǔn)備3.DRC文件3.3舉例說(shuō)明nwell的DRC文件NWDRC第三局部：幅員的準(zhǔn)備4.LVS文件4.1LVS:layoutversusschematic，幅員與電路圖對(duì)照。4.2LVS工具不僅能檢查器件和布線，而且還能確認(rèn)器件的值和類型是否正確。第三局部：幅員的準(zhǔn)備4.LVS文件

4.3Environmentsetting：1)將決定你用幾層的金屬，選擇一些你所需要的驗(yàn)證檢查。2)選擇用命令界面運(yùn)行LVS，定義查看LVS報(bào)告文件及LVS報(bào)錯(cuò)個(gè)數(shù)。關(guān)閉ERC檢查定義金屬層數(shù)用命令跑LVS的方式LVSCOMPARECASENAMESSOURCECASEYESLAYOUTCASEYES第三局部：幅員的準(zhǔn)備4.LVS文件4.4layermapping:1)右圖描述了文件的層次定義、層次描述及gds代碼；2)Map文件是工藝轉(zhuǎn)換之間的一個(gè)橋梁。第三局部：幅員的準(zhǔn)備4.LVS文件4.5Logicoperation:定義了文件層次的邏輯運(yùn)算。第三局部：幅員的準(zhǔn)備4.LVS文件4.6DefinedDevices:

右圖定義器件端口及器件邏輯運(yùn)算。第三局部：幅員的準(zhǔn)備4.LVS文件4.7Checktolerance:

右圖定義檢查器件屬性的誤差率，一般調(diào)為1%。4.LVS文件4.8LVS電路與幅員比照第三局部：幅員的準(zhǔn)備電路圖幅員4.LVS文件4.9LVS網(wǎng)表比照第三局部：幅員的準(zhǔn)備電路網(wǎng)表幅員網(wǎng)表電路網(wǎng)表與幅員網(wǎng)表完全一致的結(jié)果顯示〔Calibre工具〕幅員網(wǎng)表轉(zhuǎn)換為幅員Back模擬幅員和數(shù)字幅員的首要目標(biāo)首先考慮的三個(gè)問(wèn)題匹配3.1匹配中心思想3.2匹配問(wèn)題3.3如何匹配3.4MOS管3.5電阻3.6電容3.7匹配規(guī)那么寄生效應(yīng)4.1寄生的產(chǎn)生4.2寄生電容4.3寄生電阻4.4天線效應(yīng)4.5閂鎖效應(yīng)噪聲布局規(guī)劃ESD封裝IC模擬幅員設(shè)計(jì)模擬電路和數(shù)字電路的首要目標(biāo)

模擬電路關(guān)注的是功能1)電路性能、匹配、速度等2)沒(méi)有EDA軟件能全自動(dòng)實(shí)現(xiàn)，所以需要手工處理數(shù)字電路關(guān)注的是面積1)什么都是最小化2)Astro、appollo等自動(dòng)布局布線工具2.首先考慮的三個(gè)問(wèn)題3.匹配3.2匹配問(wèn)題3.2.1差分對(duì)、電流鏡……3.2.2誤差3.2.3工藝導(dǎo)致不匹配1〕不統(tǒng)一的擴(kuò)散2〕不統(tǒng)一的注入3〕CMP后的不完美平面3.2.4片上變化導(dǎo)致不匹配1〕溫度梯度2〕電壓變化3.匹配3.3如何匹配1〕需要匹配的器件盡量彼此挨近芯片不同的地方工作環(huán)境不同，如溫度2〕需要匹配的器件方向應(yīng)相同工藝刻蝕各向異性如對(duì)MOS器件的影響3〕選擇單位器件做匹配如電阻電容，選一個(gè)中間值作為單位電阻〔電容〕，串并得到其它電阻〔電容〕單位電阻電容彼此靠近方向相同放置，相對(duì)匹配精度較好4〕叉指型結(jié)構(gòu)匹配5〕虛擬器件使器件的中間部位與邊緣部位所處環(huán)境相同刻蝕時(shí)不會(huì)使器件自身不同部位不匹配6〕保證對(duì)稱性6.1軸對(duì)稱的布局6.2四角交叉布局6.2.1緩解熱梯度效應(yīng)和工藝梯度效應(yīng)的影響6.2.2連線時(shí)也要注意對(duì)稱性同一層金屬同樣多的瞳孔同樣長(zhǎng)的金屬線6.3器件之間、模塊之間，盡量讓所有東西布局對(duì)稱7〕信號(hào)線匹配7.1差分信號(hào)線，彼此靠近，相同長(zhǎng)度7.2寄生效應(yīng)相同，延遲時(shí)間常數(shù)相同，信號(hào)上升下降時(shí)間相同8〕器件尺寸的選擇8.1相同的寬度8.2尺寸大些8.2.1工藝刻蝕偏差所占的比例小些DUMMY管使邊界條件與內(nèi)部相同DUMMY管短路減小寄生奉獻(xiàn)3.匹配

3.4MOS管3.匹配3.4MOS管1〕軸對(duì)稱匹配3.匹配3.4MOS管2〕匹配金屬連線拆為相同數(shù)目的finger排列成：AABBAABB或者ABBAABBA3.匹配3.4MOS管3〕MOS管的匹配3.匹配3.4MOS管4〕中心對(duì)稱3.匹配3.4MOS管5〕有相同節(jié)點(diǎn)時(shí)特別注意匹配問(wèn)題兩MOS管源端相同時(shí)中心對(duì)稱實(shí)例7〕差分的匹配幅員〔一〕8〕差分的匹配幅員〔二〕使用單位電阻3.匹配

3.5電阻3.匹配

3.5電阻--叉指結(jié)構(gòu)使用單位電容3.匹配

3.6電容

電容匹配3.匹配3.6電容電容匹配右圖為一個(gè)電容中心幅員的布局。一片容性組由比率為1：2：4：8：16的電容組成，右圖的布局方法使全局誤差被均化。1：2：4：8：16的電容匹配幅員3.匹配3.7匹配規(guī)那么1〕把匹配器件相互靠近放置；2〕使器件保持同一個(gè)方向；3〕選擇一個(gè)中間值作為你的根器件；4〕采用指狀交叉方式；5〕用虛設(shè)器件包圍起來(lái)；6〕四方交叉你的成對(duì)器件；7〕匹配你布線上的寄生參數(shù)；8〕使每一樣?xùn)|西都很對(duì)稱；9〕使差分布線一致；10〕使器件寬度一致；11〕總是與你的電路設(shè)計(jì)者交流；12〕注意鄰近的器件；

4.寄生效應(yīng)4.1寄生的產(chǎn)生1〕兩種材料之間會(huì)有寄生電容2〕電流流過(guò)之處會(huì)有寄生電阻3〕高頻電路導(dǎo)線具有寄生電感4〕器件自身也有寄生效應(yīng)5〕影響電路的速度，改變頻響特性4.2寄生電容1〕金屬與襯底之間的平板電容最重要的寄生問(wèn)題通過(guò)襯底耦合到其它電路上2〕金屬線之間的平板電容3〕金屬線之間的邊緣電容4.2寄生電容4〕特定的工藝中，隨著金屬層次越高，最小寬度越大。M1離襯底最近，單位面積電容越大。M4走供電總線，M3用作二級(jí)供電，如以下圖所示M2的寄生電容最小。根據(jù)設(shè)計(jì)要求選擇最小寄生電容層次當(dāng)層次離襯底越來(lái)越遠(yuǎn)時(shí)單位面積的電容越來(lái)越小，但最小寬度卻在增大。4.2寄生電容4.2.1減小寄生電容的方法寄生電容＝金屬線寬×金屬長(zhǎng)度×單位面積電容1〕敏感信號(hào)線盡量短2〕選擇高層金屬走線最高層金屬，離襯底最遠(yuǎn)，單位面積電容最小3〕敏感信號(hào)彼此遠(yuǎn)離4〕不宜長(zhǎng)距離一起走線5〕電路模塊上盡量不要走線6〕繞開敏感節(jié)點(diǎn)4.3寄生電阻1〕每根金屬線都有寄生電阻〔對(duì)于幅員電流超過(guò)0.5mA就應(yīng)該留意它的線寬、drop的影響〕2〕如以下圖：我們希望這根導(dǎo)線能承載1毫安的電流，金屬最小寬度是2um，當(dāng)電流流過(guò)這一長(zhǎng)導(dǎo)線時(shí)，它上面的壓降是多少？電路要求10mv的電壓降？如何改進(jìn)？

2.1〕IRDrop一般不要超過(guò)10mv，這意味著導(dǎo)線增加5倍。3〕電源布線時(shí)尤其要注意金屬層是每方塊50毫歐=0.05歐長(zhǎng)/寬=方塊數(shù)4〕可以根據(jù)19毫安的總電流來(lái)確定整條導(dǎo)線的尺寸。對(duì)這條導(dǎo)線采用每微米0.5毫安，需要的導(dǎo)線寬度為38微米才可靠。〔用總電流安培數(shù)除以每微米安培數(shù)19/0.5〕沿整條路徑都布置很粗的供電方案使導(dǎo)線沿路徑逐漸變細(xì)可節(jié)省面積4.3寄生電阻4.3.1減小寄生電阻寄生電阻＝〔金屬長(zhǎng)度/金屬寬度〕×方塊電阻1〕加大金屬線寬，減小金屬長(zhǎng)度2〕如果金屬線太寬，可以采用幾層金屬并聯(lián)走線M1M2M3三層金屬并聯(lián)布線，總的寄生電阻減小1/34.4減小CMOS器件寄生效應(yīng)將晶體管裂開，用多個(gè)手指〔finger〕并聯(lián)取代4.5天線效應(yīng)1〕天線效應(yīng)：在工藝干法刻蝕時(shí)會(huì)在晶片外表淀積電荷，暴露的導(dǎo)體可以收集能夠損壞薄柵介質(zhì)的電荷，這種失效機(jī)制稱為等離子致?lián)p傷/天線效應(yīng)。2〕解決天線效應(yīng)的方法：金屬跳層用PN結(jié)將其電荷引入襯底4.6閂鎖效應(yīng)1.Latchup是指cmos晶片中,在電源powerVDD和地線GND之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路,它的存在會(huì)使VDD和GND之間產(chǎn)生大電流。2.Latchup最易產(chǎn)生在易受外部干擾的I/O電路處,也偶爾發(fā)生在內(nèi)部電路。3.隨著IC制造工藝的開展,封裝密度和集成度越來(lái)越高,產(chǎn)生Latchup的可能性會(huì)越來(lái)越大。4.Latchup產(chǎn)生的過(guò)度電流量可能會(huì)使芯片產(chǎn)生永久性的破壞,Latchup的防范是ICLayout的最重要措施之一。5.Latchup的原理分析(一)CMOSINV與其寄生的BJT截面圖寄生BJT形成SCR的電路模型B到c的增益可達(dá)數(shù)百倍6.Latchup的原理分析(二)Q1為一垂直式PNPBJT,基極(base)是nwell,基極到集電極(collector)的增益可達(dá)數(shù)百倍；Q2是一側(cè)面式的NPNBJT，基極為Psubstrate，到集電極的增益可達(dá)數(shù)十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。以上四元件構(gòu)成可控硅〔SCR〕電路，當(dāng)無(wú)外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時(shí)Latchup不會(huì)產(chǎn)生。當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，會(huì)反響至另一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通，VDD至GND間形成低抗通路，Latchup由此而產(chǎn)生。7.幅員中產(chǎn)生的latchup？輸出電流很大的情況下；〔P和N之間至少間距30-40u〕直接接到PAD的MOS管的D端；〔將MOS管的D端加大，孔到AA的間距至少2u〕產(chǎn)生clk，開關(guān)頻率快的地方如PLL；〔頻率越快，噪音越大，頻率快對(duì)襯底不停放電，吃電流〕ESD與corecell的距離會(huì)產(chǎn)生latchup；〔最好間距為40-50u〕5.噪聲1〕噪聲在集成電路中可以成為一個(gè)很大的問(wèn)題，特別是當(dāng)你的電路是一個(gè)要接收某一很微弱信號(hào)的非常敏感的電路，而它又位于一個(gè)進(jìn)行著各種計(jì)算、控制邏輯和頻繁切換的電路旁的時(shí)候，就特別注意我們的幅員和平面布局。2〕混合信號(hào)芯片上噪聲問(wèn)題，由于模擬電路和數(shù)字電路是在非常不同的噪聲電平上工作，所以混合信號(hào)電路的噪聲問(wèn)題最多。5.1減小噪聲的方法1〕減小數(shù)字電路的電壓幅度電壓幅度越小，開關(guān)狀態(tài)轉(zhuǎn)變時(shí)需要的能量越小2〕把數(shù)字局部與模擬局部盡量遠(yuǎn)隔3〕保護(hù)環(huán)，把噪聲鎖在環(huán)內(nèi)電壓噪聲電流噪聲在襯底中傳播時(shí)被接地通孔吸收通孔數(shù)量應(yīng)比較多地線應(yīng)足夠粗，減小連線寄生電阻4〕屏蔽層、屏蔽線對(duì)關(guān)鍵信號(hào)和噪聲嚴(yán)重的信號(hào)線屏蔽接地的屏蔽線把噪聲吸收到地上M2走信號(hào)，下方M1接地，屏蔽下方噪聲M2走線，上方M3接地，屏蔽上方噪聲M2走線，兩旁