電子技術(shù)(數(shù)字部分)

電子技術(shù)〔數(shù)字部分〕第1章數(shù)字邏輯根底1.1數(shù)制1.2幾種常用的編碼1.3邏輯代數(shù)根底1.4邏輯函數(shù)的化簡(jiǎn)1.1數(shù)制1.1.1十進(jìn)制數(shù)1.1.2二進(jìn)制數(shù)1.1.3八進(jìn)制數(shù)和十六進(jìn)制數(shù)1.1.4不同數(shù)之間的轉(zhuǎn)換1.1.1十進(jìn)制數(shù)數(shù)制就是人們計(jì)數(shù)的方式十進(jìn)制數(shù)是由0~9十個(gè)不同的數(shù)碼組成的，所以計(jì)數(shù)的基數(shù)數(shù)是10，超越9的數(shù)必需用多位數(shù)表示，其計(jì)數(shù)規(guī)律是“逢十進(jìn)一〞。例如，十進(jìn)制數(shù)369.12可以表示為上式等號(hào)的右邊為該數(shù)的按權(quán)展開(kāi)，102、101、100、10-1和10-2分別為百位、十位、個(gè)位、非常位和百分位的權(quán)，位數(shù)越高權(quán)值越大。恣意一個(gè)十進(jìn)制數(shù)，都可按其權(quán)位展成多項(xiàng)式的方式。(N)D=(Kn-1K1K0.K-1K-m)D=Kn-110n-1++K1101+K0100+K-110-1++K-m10-m下標(biāo)D表示十進(jìn)制恣意R進(jìn)制只由0~〔R-1〕R個(gè)數(shù)碼和小數(shù)點(diǎn)組成，不同數(shù)位上的數(shù)具有不同的權(quán)值Ri，基數(shù)R，逢R進(jìn)一。(N)R=(Kn-1K1K0.K-1K-m)R=Kn-1Rn-1++K1R1+K0R0+K-1R-1++K-mR-m恣意一個(gè)R進(jìn)制數(shù)，都可按其權(quán)位展成多項(xiàng)式的方式。1.1.2二進(jìn)制數(shù)只由0、1兩個(gè)數(shù)碼和小數(shù)點(diǎn)組成，不同數(shù)位上的數(shù)具有不同的權(quán)值2i?；鶖?shù)2，逢二進(jìn)一恣意一個(gè)二進(jìn)制數(shù)，都可按其權(quán)位展成多項(xiàng)式的方式。(N)B=(Kn-1K1K0.K-1K-m)B=Kn-12n-1++K121+K020+K-12-1++K-m2-m下標(biāo)B表示二進(jìn)制1.1.3八進(jìn)制數(shù)和十六進(jìn)制數(shù)1.八進(jìn)制數(shù)八進(jìn)制數(shù)中只需0,1,2,3,4,5,6,7八個(gè)數(shù)碼，進(jìn)位規(guī)律是“逢八進(jìn)一〞。各位的權(quán)都是8的冪。普通表達(dá)式八進(jìn)制就是以8為基數(shù)的計(jì)數(shù)體制。式中下標(biāo)O表示八進(jìn)制數(shù)，Ki代表第i位的數(shù)碼〔0~7〕，8i表示第i位的權(quán)值；m和n為正整數(shù)，分別表示八進(jìn)制數(shù)的整數(shù)和小數(shù)部分的位數(shù)。那么八進(jìn)制數(shù)5703.6可表示為十六進(jìn)制數(shù)中只需0,1,2,3,4,5,6,7,8,9,A、B、C、D、E、F十六個(gè)數(shù)碼，進(jìn)位規(guī)律是“逢十六進(jìn)一〞。各位的權(quán)均為16的冪。2.十六進(jìn)制普通表達(dá)式：式中下標(biāo)H表示十六進(jìn)制數(shù)，Ki代表第i位的數(shù)碼〔0~9和A、B、C、D、E、F〕，16i表示第i位的權(quán)值；m和n為正整數(shù)，分別表示十六進(jìn)制數(shù)的整數(shù)和小數(shù)部分的位數(shù)。那么十六進(jìn)制數(shù)FB8.A可表示為常用數(shù)制對(duì)照表十進(jìn)制二進(jìn)制八進(jìn)制十六進(jìn)制十進(jìn)制二進(jìn)制八進(jìn)制十六進(jìn)制012345678910111213141500000001001000110100010101100111100010011010101111001101111011110123456701234567101112131415161789ABCDEF1.1.4不同數(shù)之間的轉(zhuǎn)換一、二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)1．二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)利用二進(jìn)制數(shù)的普通表達(dá)式即可將二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)。例如2．八進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)利用八進(jìn)制數(shù)的普通表達(dá)式即可將二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)。例如3．十六進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)利用二進(jìn)制數(shù)的普通表達(dá)式即可將二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)。例如二、十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)1．十進(jìn)制整數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)：整數(shù)部分小數(shù)部分整數(shù)部分的轉(zhuǎn)換除2取余法：用二進(jìn)制數(shù)的基數(shù)2去除十進(jìn)制數(shù)，第一次相除所得余數(shù)為目的數(shù)的最低位K0，將所得商再除以基數(shù)，反復(fù)執(zhí)行上述過(guò)程，直到商為“0〞，所得余數(shù)為目的數(shù)的最高位Kn-1。解：根據(jù)上述原理，可將(173)D按如下的步驟轉(zhuǎn)換為二進(jìn)制數(shù)由上得例1.1.1將十進(jìn)制數(shù)(173)D轉(zhuǎn)換為二進(jìn)制數(shù)。小數(shù)部分的轉(zhuǎn)換乘2取整法：十進(jìn)制小數(shù)乘以二進(jìn)制數(shù)的基數(shù)2，第一次相乘結(jié)果的整數(shù)部分為目的數(shù)的最高位K-1，將其小數(shù)部分再乘基數(shù)依次記下整數(shù)部分，反復(fù)進(jìn)展下去，直到小數(shù)部分為“0〞，或滿足要求的精度為止〔即根據(jù)設(shè)備字長(zhǎng)限制，取有限位的近似值〕。例1.1.2將十進(jìn)制小數(shù)0.8125轉(zhuǎn)換成二進(jìn)制數(shù)。解：根據(jù)“乘2取整法〞3．二進(jìn)制數(shù)與十六進(jìn)制數(shù)相互轉(zhuǎn)換從低位到高位將整數(shù)部分每4位二進(jìn)制數(shù)分為一組并代之以等值的十六進(jìn)制數(shù)，同時(shí)從高位到低位將小數(shù)部分每4位數(shù)分為一組并代之以等值的十六進(jìn)制數(shù)。假設(shè)缺乏4位時(shí)，可在整數(shù)的最高位前和小數(shù)的最低位后補(bǔ)0構(gòu)成4位。即可得到十六進(jìn)制數(shù)。例1.1.3將二進(jìn)制數(shù)111110.101011轉(zhuǎn)換成十六進(jìn)制數(shù)。解：假設(shè)將十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)，只需將十六進(jìn)制數(shù)的每一位用等值的4位二進(jìn)制數(shù)替代即可。例1.1.4將十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)。解：4．二進(jìn)制數(shù)與八進(jìn)制數(shù)相互轉(zhuǎn)換將二進(jìn)制數(shù)轉(zhuǎn)換成八進(jìn)制數(shù)，可將二進(jìn)制數(shù)分為3位一組，再將每組的3位二進(jìn)制數(shù)轉(zhuǎn)換成等值的1位八進(jìn)制數(shù)即可。例1.1.5將二進(jìn)制數(shù)11110.10101轉(zhuǎn)換成八進(jìn)制數(shù)。解：假設(shè)將八進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)，只需將八進(jìn)制數(shù)的每一位用等值的3位二進(jìn)制數(shù)替代即可。例1.1.6將八進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)。解：5.十六進(jìn)制的優(yōu)點(diǎn)1〕與二進(jìn)制之間的轉(zhuǎn)換容易；2〕計(jì)數(shù)容量較其它進(jìn)制都大。假設(shè)同樣采用四位數(shù)碼，二進(jìn)制最多可計(jì)至(1111)B=(15)D；八進(jìn)制可計(jì)至(7777)O=(2800)D；十進(jìn)制可計(jì)至(9999)D；十六進(jìn)制可計(jì)至(FFFF)H=(65535)D，即64K。其容量最大。3〕書寫簡(jiǎn)約。1.2幾種常用的編碼1.2.1二進(jìn)制編碼1.2.2二—十進(jìn)制編碼〔BCD〕1.2.3其他編碼1.2.1二進(jìn)制編碼假設(shè)所需編碼的信息有N項(xiàng)，那么需求的二進(jìn)制數(shù)碼的位數(shù)n應(yīng)滿足如下關(guān)系例如4位二進(jìn)制碼可以表示16個(gè)不同的數(shù)碼，表是常用的按8421權(quán)位陳列的4位二進(jìn)制編碼表示的16個(gè)十進(jìn)制數(shù)。十進(jìn)制數(shù)二進(jìn)制碼十進(jìn)制數(shù)二進(jìn)制碼000008100010001910012001010101030011111011401001211005010113110160110141110701111511111.2.2二—十進(jìn)制編碼〔BCD〕二—十進(jìn)制碼就是用4位二進(jìn)制數(shù)來(lái)表示1位十進(jìn)制數(shù)中的0～9這10個(gè)數(shù)碼，簡(jiǎn)稱BCD碼。十進(jìn)制8421BCD碼012345678900000001001000110100010101100111100010012421BCD碼5421BCD碼余三碼8421b3b2b1b0位權(quán)0000000100100011010010111100110111101111000000010010001101001000100110101011110000110100010101100111100010011010101111002421b3b2b1b05421b3b2b1b0無(wú)權(quán)〔2〕各種編碼的特點(diǎn)余３碼的特點(diǎn):當(dāng)兩個(gè)十進(jìn)制的和是10時(shí)，相應(yīng)的二進(jìn)制正好是16，于是可自動(dòng)產(chǎn)生進(jìn)位信號(hào),而不需修正.0和9,1和8,…..6和4的余３碼互為反碼,這對(duì)在求對(duì)于10的補(bǔ)碼很方便。有權(quán)碼：編碼與所表示的十進(jìn)制數(shù)之間的轉(zhuǎn)算容易如(10010000)8421BCD=(90)Ｄ對(duì)于有權(quán)BCD碼，可以根據(jù)位權(quán)展開(kāi)求得所代表的十進(jìn)制數(shù)。例如：[]BCD8421

0111()D

7=11214180+++=

[]()D

BCD2421

7112041211101=+++=

〔3〕求BCD代碼表示的十進(jìn)制數(shù)對(duì)于一個(gè)多位的十進(jìn)制數(shù)，需求有與十進(jìn)制位數(shù)一樣的幾組BCD代碼來(lái)表示。例如：不能省略！不能省略！〔4〕用BCD代碼表示十進(jìn)制數(shù)1.2.3其他編碼1.格雷碼格雷碼又稱循環(huán)碼。從表中的4位格雷碼編碼表中可以看出格雷碼的每一位的形狀變化都按一定的順序循環(huán)。假設(shè)從0000開(kāi)場(chǎng)，最右邊一位的形狀按0110順序循環(huán)變化，右邊第二位的形狀按00111100順序循環(huán)變化，右邊第三位按0000111111110000順序循環(huán)變化?？梢?jiàn)，自右向左，每一位形狀循環(huán)中延續(xù)的0、1數(shù)目添加一倍。由于4位格雷碼只需16個(gè)，所以最左邊一位的形狀只需半個(gè)循環(huán)，即0000000011111111。二進(jìn)制碼b3b2b1b0格雷碼G3G2G1G000000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000與普通的二進(jìn)制代碼相比，格雷碼的最大優(yōu)點(diǎn)就在于當(dāng)它按照編碼順序依次變化時(shí)，相鄰兩個(gè)代碼之間只需一位發(fā)生變化。這樣在代碼轉(zhuǎn)換的過(guò)程中就不會(huì)產(chǎn)生過(guò)渡“噪聲〞。而在普通二進(jìn)制代碼的轉(zhuǎn)換過(guò)程中，那么有時(shí)會(huì)產(chǎn)生過(guò)渡噪聲。例如，二進(jìn)制代碼0011轉(zhuǎn)換為0100過(guò)程中，假設(shè)最右邊一位的變化比其他兩位的變化慢，就會(huì)在一個(gè)極短的瞬間出現(xiàn)0101形狀，這個(gè)形狀將成為轉(zhuǎn)換過(guò)程中出現(xiàn)的噪聲。而格雷碼0010向0110轉(zhuǎn)換過(guò)程中那么不會(huì)出現(xiàn)過(guò)渡噪聲。二進(jìn)制碼b3b2b1b0格雷碼G3G2G1G0000000010010001101000101011001111000100110101011110011011110111100000001001100100110011101010100110011011111111010101011100110002．美國(guó)信息交換規(guī)范代碼〔ASCⅡ〕美國(guó)信息交換規(guī)范代碼〔AmericanStandardCodeforInformationInterchange，簡(jiǎn)稱ASCⅡ碼〕是由美國(guó)國(guó)家規(guī)范化協(xié)會(huì)〔ANSI〕制定的一種信息代碼，廣泛地用于計(jì)算機(jī)和通訊領(lǐng)域中。ASCⅡ碼巳經(jīng)由國(guó)際規(guī)范化組織〔ISO〕認(rèn)定為國(guó)際通用的規(guī)范代碼。ASCⅡ碼是一組7位二進(jìn)制代碼〔b7b6b5b4b3b2b1b0〕，共128個(gè)，其中包括表示0?9的十個(gè)代碼，表示大、小寫英文字母的52個(gè)代碼，32個(gè)表示各種符號(hào)的代碼以及34個(gè)控制碼。1.3邏輯代數(shù)根底1.3.1根本邏輯運(yùn)算1.3.2復(fù)合邏輯運(yùn)算1.3.3邏輯函數(shù)的表達(dá)方式1.3.4邏輯代數(shù)的運(yùn)算公式和規(guī)那么1.3.1根本邏輯運(yùn)算〔一〕邏輯變量取值：邏輯0、邏輯1。邏輯0和邏輯1不代表數(shù)值大小，僅表示相互矛盾、相互對(duì)立的兩種邏輯形狀?！捕掣具壿嬤\(yùn)算邏輯與邏輯或邏輯非邏輯符號(hào)邏輯表達(dá)式F=AB=AB與邏輯真值表與邏輯關(guān)系表與邏輯運(yùn)算開(kāi)關(guān)A開(kāi)關(guān)B燈F斷斷斷合合斷合合滅滅滅亮ABF101101000010ABF

只需決議某一事件的一切條件全部具備，這一事件才干發(fā)生。UABF與邏輯運(yùn)算規(guī)那么為邏輯符號(hào)或邏輯真值表或邏輯關(guān)系表或邏輯運(yùn)算開(kāi)關(guān)A開(kāi)關(guān)B燈F斷斷斷合合斷合合亮亮亮滅ABF101101001110決議某一事件的條件有一個(gè)或一個(gè)以上具備，這一事件才干發(fā)生。邏輯表達(dá)式F=A+BABFUFAB≥1或邏輯運(yùn)算規(guī)那么為非邏輯真值表非邏輯關(guān)系表非邏輯運(yùn)算開(kāi)關(guān)A燈FAF當(dāng)決議某一事件的條件滿足時(shí)，事件不發(fā)生；反之事件發(fā)生。邏輯表達(dá)式F=AUFAR斷合亮滅1001邏輯符號(hào)ABF1或邏輯運(yùn)算規(guī)那么為與非邏輯運(yùn)算F1=AB或非邏輯運(yùn)算F2=A+B與或非邏輯運(yùn)算F3=AB+CDABF1

ABF2≥1ABF3CD≥1

1.3.2復(fù)合邏輯運(yùn)算ABF101101001100邏輯表達(dá)式F=AB=AB+ABABF=1邏輯符號(hào)邏輯表達(dá)式F=ABABF101101000011異或運(yùn)算同或運(yùn)算“〞異或邏輯運(yùn)算符=AB“⊙〞同或邏輯運(yùn)算符ABF=1邏輯符號(hào)ABF=11.3.3邏輯函數(shù)的表達(dá)方式假設(shè)以邏輯變量作為輸入，以運(yùn)箅結(jié)果作為輸出，那么當(dāng)輸入變量的取值確定之后，輸出的取值便隨之而定。因此，輸出與輸入之間是一種函數(shù)關(guān)系。這種函數(shù)關(guān)系稱為邏輯函數(shù)，寫作一、邏輯真值表對(duì)于邏輯函數(shù)將輸入變量一切的取值下對(duì)應(yīng)的輸出值找出來(lái)，列成表格，即為邏輯真值表，簡(jiǎn)稱真值表。例1.3.1用真值表描畫三個(gè)人表決，原那么是少數(shù)服從多數(shù)。解：設(shè)三個(gè)人為A、B、C，贊同為1，反對(duì)為0；表決結(jié)果為Y，經(jīng)過(guò)為1，否決為0。真值表如表所示。ABCY00000100110111100101011111011000假設(shè)有N個(gè)輸入變量，那么應(yīng)有個(gè)對(duì)應(yīng)形狀，應(yīng)有個(gè)輸出形狀。二、邏輯函數(shù)表達(dá)式將輸出與輸入之間的邏輯關(guān)系寫成與、或、非等運(yùn)算的組合式，即邏輯代數(shù)式，就得到了所需的邏輯函數(shù)式。常見(jiàn)的邏輯函數(shù)表達(dá)式有與—或例如五種常用表達(dá)式“與―或〞式“或―與〞式“與非―與非〞式“或非―或非〞式“與―或―非〞式=AB+AC根本方式三、邏輯圖將邏輯函數(shù)式中各變量之間的與、或、非等邏輯關(guān)系用圖形符號(hào)表示出來(lái)，就可以畫出表示函數(shù)關(guān)系的邏輯圖，如下圖。四、波形圖假設(shè)將邏輯函數(shù)輸人變量每一種能夠出現(xiàn)的取值與對(duì)應(yīng)的輸出值按時(shí)間順序依次陳列起來(lái)，就得到了表示該邏輯函數(shù)的波形圖，如下圖。這種波形圖也稱為時(shí)序圖。五、各種表示方法間的相互轉(zhuǎn)換1．真值表與邏輯函數(shù)式的相互轉(zhuǎn)換由真值表寫出邏輯函數(shù)式的普通方法：①找出真值表中使邏輯函數(shù)Y=1的那些輸人變量取值的組合。②每組輸入變量取值的組合對(duì)應(yīng)一個(gè)乘積項(xiàng)，其中取值為1的寫為原變量，取值為0的寫為反變量。③將這些乘積項(xiàng)相加，即得Y的邏輯函數(shù)式。ABCY00000010010001111000101111011110由邏輯式列出真值表只需將輸入變量取值的一切組合形狀逐一代人邏輯式求出函數(shù)值，列成表，即可得到真值表。解：先將輸入變量A、B、C取值，然后進(jìn)展或運(yùn)算和與運(yùn)算。真值表如表。例1.3.3將邏輯表達(dá)式寫成真值表。ABCY000000100100011010001011110111112．邏輯函數(shù)式與邏輯圖的相互轉(zhuǎn)換從給定的邏輯函數(shù)式轉(zhuǎn)換為相應(yīng)的邏輯圖時(shí)，只需用邏輯圖形符號(hào)替代邏輯函數(shù)式中的邏輯運(yùn)算符號(hào)并按運(yùn)算優(yōu)先順序?qū)⑺鼈冦暯悠饋?lái)，就可以得到所求的邏輯圖了。例1.3.4知邏輯函數(shù)為，畫出其對(duì)應(yīng)的邏輯圖。解：將式中一切的與、或、非運(yùn)算符號(hào)用圖形符號(hào)替代，并根據(jù)運(yùn)算優(yōu)先順序?qū)⑦@些圖形符號(hào)銜接起來(lái)，就得到了圖所示的邏輯圖。從給定的邏輯圖轉(zhuǎn)換為對(duì)應(yīng)的邏輯函數(shù)式時(shí)，只需從邏輯圖的輸入端到輸出端逐級(jí)寫出每個(gè)圖形符號(hào)的輸出邏輯式，就可以在輸出端得到所求的邏輯函數(shù)式了。例1.3.5知邏輯函數(shù)的邏輯圖如下圖，試求它的邏輯函數(shù)表達(dá)式。解：根據(jù)圖(a)所示邏輯圖從輸入到輸出逐級(jí)逐個(gè)寫出邏輯運(yùn)算圖形符號(hào)的邏輯關(guān)系式，如圖(b)所示，最后可得邏輯函數(shù)表達(dá)式3．波形圖與真值表的相互轉(zhuǎn)換在從巳知的邏輯函數(shù)波形圖求對(duì)應(yīng)的真值表時(shí)，首先需求從波形圖上找出每個(gè)時(shí)間段里輸入變量與函數(shù)輸出的取值，然后將這些輸入、輸出取值對(duì)應(yīng)列表，就得到了所求的真值表。真值表ABL0001010111101.3.4邏輯代數(shù)的運(yùn)算公式和規(guī)那么一、邏輯代數(shù)根本公式A+0=AA+1=1A0=0A1=AAA=0A+A=1AA=AA+A=AAB=BAA+B=B+A(AB)C=A(BC)(A+B)+C=A+(B+C)A(B+C)=AB+ACA+BC=(A+B)(A+C)0-1律互補(bǔ)律重疊律交換律結(jié)合律分配律反演律AB=A+BA+B=AB復(fù)原律A=A吸收律A+AB=AA(A+B)=AA+AB=A+BA(A+B)=ABAB+AC+BC=AB+AC(A+B)(A+C)(B+C)=(A+B)(A+C)例：證明吸收律成立互補(bǔ)律重疊律例：證明反演律AB=A+B和A+B=ABABABA+BABA+B000110111110111010001000由真值表得證：利用真值表AB=A+B，A+B=AB1110111010001000反演律又稱摩根定律，常變形為AB=A+B和A+B=AB例：AB=A+BBC替代B得由此反演律能推行到n個(gè)變量：利用反演律ABC=A+BC=A+B+C二、代入定理在任何一個(gè)包含變量A的邏輯等式中，假設(shè)以另外一個(gè)邏輯式代入式中一切A的位置，那么等式依然成立。這就是所謂的代入定理。1.4邏輯函數(shù)的化簡(jiǎn)1.4.1代數(shù)法化簡(jiǎn)邏輯函數(shù)1.4.2卡諾圖法化簡(jiǎn)邏輯函數(shù)1.4.3具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)化簡(jiǎn)分配律吸收律加法律吸收律分配律分配律例1.4.1將化簡(jiǎn)。函數(shù)化簡(jiǎn)的目的邏輯電路所用門的數(shù)量少每個(gè)門的輸入端個(gè)數(shù)少邏輯電路構(gòu)成級(jí)數(shù)少邏輯電路保證能可靠地任務(wù)降低本錢提高電路的任務(wù)速度和可靠性與或表達(dá)式最簡(jiǎn)的規(guī)范與項(xiàng)最少，即表達(dá)式中“+〞號(hào)最少。每個(gè)與項(xiàng)中變量數(shù)最少，即表達(dá)式中“〞號(hào)最少。實(shí)現(xiàn)電路的與門少下級(jí)或門輸入端個(gè)數(shù)少與門的輸入端個(gè)數(shù)少1.4.1代數(shù)法化簡(jiǎn)邏輯函數(shù)代數(shù)法化簡(jiǎn)的原理就是反復(fù)運(yùn)用邏輯代數(shù)的根本公式和常用公式消去函數(shù)式中多余的乘積項(xiàng)和多余的因子，以求得函數(shù)式的最簡(jiǎn)方式。并項(xiàng)法:吸收法：A+AB=A消去法：配項(xiàng)法：A+AB=A+B例知邏輯函數(shù)表達(dá)式為要求：〔1〕最簡(jiǎn)的與-或邏輯函數(shù)表達(dá)式，并畫出相應(yīng)的邏輯圖；〔2〕僅用與非門畫出最簡(jiǎn)表達(dá)式的邏輯圖。解：

例試對(duì)邏輯函數(shù)表達(dá)式進(jìn)展變換，僅用或非門畫出該表達(dá)式的邏輯圖。解：1.4.2卡諾圖法化簡(jiǎn)邏輯函數(shù)1.邏輯代數(shù)與普通代數(shù)的公式易混淆，化簡(jiǎn)過(guò)程要求對(duì)所 有公式熟練掌握；2.代數(shù)法化簡(jiǎn)無(wú)一套完善的方法可循，它依賴于人的閱歷 和靈敏性；3.用這種化簡(jiǎn)方法技巧強(qiáng)，較難掌握。特別是對(duì)代數(shù)化簡(jiǎn) 后得到的邏輯表達(dá)式能否是最簡(jiǎn)式判別有一定困難。 卡諾圖法可以比較簡(jiǎn)便地得到最簡(jiǎn)的邏輯表達(dá)式。代數(shù)法化簡(jiǎn)在運(yùn)用中遇到的困難：一、最小項(xiàng)和邏輯函數(shù)的最小項(xiàng)表達(dá)式最小項(xiàng)：n個(gè)變量有2n個(gè)最小項(xiàng)，記作mi。3個(gè)變量有23〔8〕個(gè)最小項(xiàng)。m0m100000101m2m3m4m5m6m7010011100101110111234567n個(gè)變量的邏輯函數(shù)中，包括全部n個(gè)變量的乘積項(xiàng)〔每個(gè)變量必需而且只能以原變量或反變量的方式出現(xiàn)一次〕。1.最小項(xiàng)乘積項(xiàng)最小項(xiàng)二進(jìn)制數(shù)十進(jìn)制數(shù)編號(hào)最小項(xiàng)編號(hào)i：各輸入變量取值看成二進(jìn)制數(shù)，對(duì)應(yīng)十進(jìn)制數(shù)。001ABC000m0m1m2m3m4m5m6m7100000000100000011010011100101110111000000000000100000010000001000000100000010000001111111三變量的最小項(xiàng)最小項(xiàng)的性質(zhì)：同一組變量取值：恣意兩個(gè)不同最小項(xiàng)的乘積為0，即mimj=0(i≠j)。全部最小項(xiàng)之和為1，即恣意一組變量取值：只需一個(gè)最小項(xiàng)的值為1，其它最小項(xiàng)的值均為0。2．邏輯函數(shù)的最小項(xiàng)表達(dá)式假設(shè)邏輯函數(shù)的與或表達(dá)式中的每一個(gè)乘積項(xiàng)均為最小項(xiàng)，那么稱這一與或表達(dá)式為最小項(xiàng)表達(dá)式。例如例將化成最小項(xiàng)表達(dá)式=m7＋m6＋m3＋m5例將化成最小項(xiàng)表達(dá)式a.去掉非號(hào)b.去括號(hào)二、邏輯函數(shù)的卡諾圖表示法將變量的全部最小項(xiàng)相應(yīng)地寫入一個(gè)特定的方格圖內(nèi)，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置上也相鄰地陳列起來(lái)，所得到的方格圖稱為n變量的卡諾圖。二變量K圖ABmiAABBABBAABABAB1010m0m1m2m300011011m0m1m2m3ABC01000111100001111000011110m0m1m2m3m4m5m6m7m0m1m2m3m4m5m6m7m12m13m14m15m8m9m10m11ABCD三變量K圖四變量K圖0001111000011110ABCD〔1〕n個(gè)邏輯變量的函數(shù)，卡諾圖有2n個(gè)方格，對(duì)應(yīng)2n個(gè)最小項(xiàng)?！?〕行列兩組變量取值按循環(huán)碼規(guī)律陳列，相鄰最小項(xiàng)為邏輯相鄰項(xiàng)?！?〕相鄰有鄰接和對(duì)稱兩種情況。特點(diǎn)：圖中一小格對(duì)應(yīng)真值表中的一行，即一個(gè)最小項(xiàng)，又稱真值圖。1.知函數(shù)為最小項(xiàng)表達(dá)式，存在的最小項(xiàng)對(duì)應(yīng)的格填1，其他格均填0。2.假設(shè)知函數(shù)的真值表，將真值表中使函數(shù)值為1的那些最小項(xiàng)對(duì)應(yīng)的方格填1，其他格均填0。3.函數(shù)為一個(gè)復(fù)雜的運(yùn)算式，那么先將其變成與或式，再用直接法填寫。用卡諾圖表示邏輯函數(shù)例：某函數(shù)的真值表如下圖，用卡諾圖表示該邏輯函數(shù)。ABCF00000100100100010111110101111110ABC000111100111110000Y=ABC+ABC+ABC+ABC例：用卡諾圖表示該邏輯函數(shù)ABC000111100110000111101111110000三、用卡諾圖化簡(jiǎn)邏輯函數(shù)1．合并最小項(xiàng)的原那么假設(shè)兩個(gè)最小項(xiàng)相鄰，那么可合并為一項(xiàng)并消去一對(duì)因子。合并后的結(jié)果中只剩下公共因子。2、卡諾圖化簡(jiǎn)法的步驟〔1〕將函數(shù)化為最小項(xiàng)之和的方式?！?〕畫出表示該邏輯函數(shù)的卡諾圖。〔3〕找出可以合并的最小項(xiàng)，即相鄰的最小項(xiàng)?！?〕畫出包圍相鄰最小項(xiàng)最多的最小項(xiàng)矩形組。不同的最小項(xiàng)矩形組允許反復(fù)包圍一樣的最小項(xiàng)，但不同的最小項(xiàng)矩形組中必需含有不同的最小項(xiàng)。〔5〕選取化簡(jiǎn)后的乘積項(xiàng)。選取的原那么是：①這些乘積項(xiàng)應(yīng)包含函數(shù)式中一切的最小項(xiàng)〔應(yīng)復(fù)蓋卡諾圖中一切的1〕。②所用的乘積項(xiàng)數(shù)目最少。也就是可合并的最小項(xiàng)組成的矩形組數(shù)目最少。③每個(gè)乘積項(xiàng)包含的因子最少。也就是每個(gè)可合并的最小項(xiàng)矩形組中應(yīng)包含盡量多的最小項(xiàng)。例：用卡諾圖化簡(jiǎn)邏輯函數(shù)ABC000111100111111100ABC000111100111111100闡明一個(gè)邏輯函數(shù)的化簡(jiǎn)結(jié)果不是獨(dú)一的。例：用卡諾圖化簡(jiǎn)邏輯函數(shù)0001111000011110ABCD0000011111111111CADABD化簡(jiǎn)得1.4.3具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)化簡(jiǎn)一、約束項(xiàng)、恣意項(xiàng)和邏輯函數(shù)式中的無(wú)關(guān)項(xiàng)在分析某些詳細(xì)的邏輯函數(shù)時(shí)，輸入變量的取值不是恣意的。對(duì)輸入變量取值所加的限制稱為約束項(xiàng)。在輸入變量的某些取值下函數(shù)值是1還是0皆可，并不影響電路的功能。在這些變量取值下，其值等于1的那些最小項(xiàng)稱為恣意項(xiàng)。我們將約束項(xiàng)和恣意項(xiàng)統(tǒng)稱為邏輯函數(shù)式中的無(wú)關(guān)項(xiàng)。這里所說(shuō)的“無(wú)關(guān)〞是指能否把這些最小項(xiàng)寫入邏輯函數(shù)式無(wú)關(guān)緊要，可以寫入也可以刪除。具有無(wú)關(guān)項(xiàng)邏輯函數(shù)的化簡(jiǎn)無(wú)關(guān)項(xiàng)約束項(xiàng)：恣意項(xiàng)：輸出的結(jié)果是恣意的。不允許輸入變量的取值組合出現(xiàn)。常用符號(hào)“Φ〞、“d〞或“×〞表示。例如紅綠交通燈信號(hào)紅燈A綠燈B車F00011010可行可停11不允許恣意項(xiàng)約束項(xiàng)利用無(wú)關(guān)項(xiàng)化簡(jiǎn)邏輯函數(shù)(1)填函數(shù)的卡諾圖時(shí)，在無(wú)關(guān)項(xiàng)對(duì)應(yīng)的格內(nèi)填恣意符號(hào)“×〞。處置方法：(2)化簡(jiǎn)時(shí)可根據(jù)需求，把無(wú)關(guān)項(xiàng)視為“1〞也可視為“0〞，使函數(shù)得到最簡(jiǎn)。約束項(xiàng)和恣意項(xiàng)統(tǒng)稱無(wú)關(guān)項(xiàng)。例：用卡諾圖將邏輯函數(shù)Y化為最簡(jiǎn)與或表達(dá)式。0001111000011110ABCD01×1×10×1×0×0×10化簡(jiǎn)得無(wú)關(guān)項(xiàng)可0可1，以使函數(shù)最簡(jiǎn)。第2章邏輯門電路2.1邏輯電路的普通特性2.2COMS邏輯門電路2.3TTL邏輯門電路2.4邏輯門的接口電路1、邏輯門:實(shí)現(xiàn)根本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門數(shù)字集成電路簡(jiǎn)介1.輸入和輸出的高、低電平

vO

vI

驅(qū)動(dòng)門G1

負(fù)載門G2

1

1

輸出高電平的下限值VOH(min)輸入低電平的上限值VIL(max)輸入高電平的下限值VIH(min)輸出低電平的上限值VOL(max)輸出高電平+VDD

VOH(min)VOL(max)

0

G1門vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門vI范圍

輸入低電平

vI

2.1邏輯電路的普通特性VNH—當(dāng)前級(jí)門輸出高電平的最小值時(shí)允許負(fù)向噪聲電壓的最大值。負(fù)載門輸入高電平常的噪聲容限：VNL—當(dāng)前級(jí)門輸出低電平的最大值時(shí)允許正向噪聲電壓的最大值負(fù)載門輸入低電平常的噪聲容限：2.噪聲容限VNH=VOH(min)－VIH(min)VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許動(dòng)搖的范圍。它表示門電路的抗干擾才干

1

驅(qū)動(dòng)門

vo

1

負(fù)載門

vI

噪聲

類型參數(shù)74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.傳輸延遲時(shí)間傳輸延遲時(shí)間是表征門電路開(kāi)關(guān)速度的參數(shù)，它闡明門電路在輸入脈沖波形的作用下，其輸出波形相對(duì)于輸入波形延遲了多長(zhǎng)的時(shí)間。CMOS電路傳輸延遲時(shí)間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

4.功耗靜態(tài)功耗：指的是當(dāng)電路沒(méi)有形狀轉(zhuǎn)換時(shí)的功耗，即門電路空載時(shí)電源總電流ID與電源電壓VDD的乘積。5.延時(shí)功耗積是速度功耗綜合性的目的.延時(shí)功耗積，用符號(hào)DP表示 扇入數(shù)：取決于邏輯門的輸入端的個(gè)數(shù)。6.扇入與扇出數(shù)動(dòng)態(tài)功耗：指的是電路在輸出形狀轉(zhuǎn)換時(shí)的功耗，對(duì)于TTL門電路來(lái)說(shuō)，靜態(tài)功耗是主要的。CMOS電路的靜態(tài)功耗非常低，CMOS門電路有動(dòng)態(tài)功耗扇出數(shù)：是指其在正常任務(wù)情況下，所能帶同類門電路的最大數(shù)目。

〔a)帶拉電流負(fù)載當(dāng)負(fù)載門的個(gè)數(shù)添加時(shí)，總的拉電流將添加，會(huì)引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負(fù)載門的個(gè)數(shù)。 高電平扇出數(shù):IOH:驅(qū)動(dòng)門的輸出端為高電平電流IIH:負(fù)載門的輸入電流為。(b)帶灌電流負(fù)載當(dāng)負(fù)載門的個(gè)數(shù)添加時(shí)，總的灌電流IOL將添加，同時(shí)也將引起輸出低電壓VOL的升高。當(dāng)輸出為低電平，并且保證不超越輸出低電平的上限值。IOL：驅(qū)動(dòng)門的輸出端為低電平電流 IIL：負(fù)載門輸入端電流之和 電路類型電源電壓/V傳輸延遲時(shí)間/ns靜態(tài)功耗/mW功耗－延遲積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55各類數(shù)字集成電路主要性能參數(shù)的比較2.2COMS邏輯門電路2.2.1MOS開(kāi)關(guān)及其等效電路2.2.2CMOS反相器2.2.3其他CMOS邏輯門電路2.2.1MOS開(kāi)關(guān)及其等效電路MOS管的開(kāi)關(guān)作用：MOS管任務(wù)在可變電阻區(qū)，輸出低電平:MOS管截止，輸出高電平當(dāng)υI<VT當(dāng)υI>VTMOS管相當(dāng)于一個(gè)由vGS控制的無(wú)觸點(diǎn)開(kāi)關(guān)。MOS管任務(wù)在可變電阻區(qū)，相當(dāng)于開(kāi)關(guān)“閉合〞，輸出為低電平。MOS管截止，相當(dāng)于開(kāi)關(guān)“斷開(kāi)〞輸出為低電平。當(dāng)輸入為低電平常：當(dāng)輸入為高電平常：2.2.2CMOS反相器1.任務(wù)原理+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0V0V-10V截止導(dǎo)通10V10V10V0V導(dǎo)通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達(dá)式vi(A)0vO(L)1邏輯真值表10AY12.電壓傳輸特性和電流傳輸特性電壓傳輸特性3、輸入端噪聲容限噪聲容限的計(jì)算時(shí)，前一級(jí)門電路的輸出就是后一級(jí)門電路的輸入，所以根據(jù)輸出高電平的最小值VOH〔min〕和輸人高電平的最小值VIH〔min〕便可求得輸入為高電平常的噪聲容限為同理，根據(jù)輸出低電平的最大值VOL〔max〕和輸入低電平的最大值VIL〔max〕可求得輸入為低電平常的噪聲容限為通常情況下，CMOS的噪聲容限與電源電壓VDD有關(guān)。VDD愈高，噪聲容限就愈大。2.2.3其他CMOS邏輯門電路ABTN1TP1TN2TP2Y00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1110與非門1OS與非門vA+VDD+10VTP1TN1TP2TN2ABLvBvLAB&(a)電路構(gòu)造(b)任務(wù)原理VTN=2VVTP=-2V0V10V或非門2OS或非門+VDD+10VTP1TN1TN2TP2ABLABTN1TP1TN2TP2Y00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1000AB≥10V10VVTN=2VVTP=-2V3.CMOS漏極開(kāi)路門〔OD門〕〔1〕CMOS漏極開(kāi)路門的提出輸出短接(線與〕，在一定情況下會(huì)產(chǎn)生低阻通路，大電流有能夠?qū)е缕骷膿p毀，并且無(wú)法確定輸出是高電平還是低電平。+VDDTN1TN2AB+VDDAB01〔2〕漏極開(kāi)路門的構(gòu)造與邏輯符號(hào)(c)可以實(shí)現(xiàn)線與功能;+VDDVSSTP1TN1TP2TN2ABL電路邏輯符號(hào)(b)與非邏輯不變漏極開(kāi)路門輸出銜接(a)任務(wù)時(shí)必需外接電源和電阻;(3)上拉電阻對(duì)OD門動(dòng)態(tài)性能的影響Rp的值愈小，負(fù)載電容的充電時(shí)間常數(shù)亦愈小，因此開(kāi)關(guān)速度愈快。但功耗大,且能夠使輸出電流超越允許的最大值IOL(max〕。電路帶電容負(fù)載10CLRp的值大，可保證輸出電流不能超越允許的最大值IOL(max〕、功耗小。但負(fù)載電容的充電時(shí)間常數(shù)亦愈大，開(kāi)關(guān)速度因此愈慢。4.三態(tài)(TSL)輸出門電路10011截止導(dǎo)通111高阻×0輸出Y輸入A使能EN001100截止導(dǎo)通010截止截止X101CMOS邏輯集成器件開(kāi)展使它的技術(shù)參數(shù)從總體上來(lái)說(shuō)曾經(jīng)到達(dá)或者超越TTL器件的程度。CMOS器件的功耗低、扇出數(shù)大，噪聲容限大，靜態(tài)功耗小，動(dòng)態(tài)功耗隨頻率的添加而添加。參數(shù)系列傳輸延遲時(shí)間tpd/ns(CL=15pF)功耗(mW)延時(shí)功耗積(pJ)4000B751

(1MHz)10574HC101.5

(1MHz)1574HCT131

(1MHz)13BiCMOS2.90.0003~7.50.00087~22CMOS門電路各系列的性能比較2.3TTL邏輯門電路2.3.1TTL反相器組成和任務(wù)原理2.3.2常用TTL集成電路2.3.1TTL反相器組成和任務(wù)原理輸出級(jí)T3、D、T4和Rc4構(gòu)成推拉式的輸出級(jí)。用于提高開(kāi)關(guān)速度和帶負(fù)載才干。中間級(jí)T2和電阻Rc2、Re2組成，從T2的集電結(jié)和發(fā)射極同時(shí)輸出兩個(gè)相位相反的信號(hào)，作為T3和T4輸出級(jí)的驅(qū)動(dòng)信號(hào)；

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負(fù)載

Re2

1KW

VCC(5V)

輸入級(jí)

中間級(jí)輸出級(jí)

1.電路組成輸入級(jí)T1和電阻Rb1組成。用于提高電路的開(kāi)關(guān)速度2.TTL反相器的任務(wù)原理〔邏輯關(guān)系、性能改善〕〔1〕當(dāng)輸入為低電平〔I=0.2V〕T1深度飽和截止導(dǎo)通導(dǎo)通截止飽和低電平T4D4T3T2T1輸入高電平輸出T2、T3截止，T4、D導(dǎo)通〔2〕當(dāng)輸入為高電平〔I=3.6V〕T2、T3飽和導(dǎo)通T1:倒置的放大形狀。T4和D截止。使輸出為低電平.vO=vC3=VCES3=0.2V輸入A輸出Y0110邏輯真值表邏輯表達(dá)式L=A飽和截止T4低電平截止截止飽和倒置任務(wù)高電平高電平導(dǎo)通導(dǎo)通截止飽和低電平輸出D4T3T2T1輸入由上述分析可知，在傳輸特性曲線的AB段，vI<0.4V時(shí)，T1飽和導(dǎo)通，T2和T3截止，而T4導(dǎo)通，輸出高電平vO=3.6V。當(dāng)vI添加至BC段，T2導(dǎo)通并任務(wù)在放大區(qū)，vO隨著vI添加而下降。當(dāng)vI繼續(xù)添加至CD段，使T3導(dǎo)通并任務(wù)在放大區(qū)，vO迅速下降。當(dāng)vI添加至D點(diǎn)時(shí)，T2和T3飽和，T4截止，輸出低電平vO=0.2V。2.3.2常用TTL集成電路TTL與非門電路的任務(wù)原理任一輸入端為低電平常:TTL與非門各級(jí)任務(wù)形狀

IT1T2T4T5

O輸入全為高電平(3.6V)倒置使用的放大狀態(tài)飽和截止飽和低電平（0.2V）輸入有低電平(0.2V)深飽和截止放大截止高電平（3.6V）當(dāng)全部輸入端為高電平常：輸出低電平輸出高電平1．與非門電路2.TTL或非門假設(shè)A、B中有一個(gè)為高電平:假設(shè)A、B均為低電平:T2A和T2B均將截止，T3截止。T4和D飽和，輸出為高電平。T2A或T2B將飽和，T3飽和，T4截止，輸出為低電平。邏輯表達(dá)式

參數(shù)

類型扇出數(shù)N傳輸延遲時(shí)間tpd/ns每門功耗PD/mW延時(shí)—功耗積DP/pJ74S系列103195774LS系列209.521974AS系列401.5101574ALS系列2041474F系列203412TTL門電路的各種系列的性能比較2.4邏輯門的接口電路在不同邏輯器件混合運(yùn)用的系統(tǒng)中，經(jīng)常碰到不同系統(tǒng)邏輯器件的接口問(wèn)題。例如，同時(shí)運(yùn)用CMOS和TTL們電路，由于各種集成門電路的電壓和電流等參數(shù)的不同，所以必需思索兩個(gè)方面的接口問(wèn)題：〔1〕驅(qū)動(dòng)門能對(duì)負(fù)載門提供足夠大的灌電流和拉電流。驅(qū)動(dòng)門與負(fù)載門電流之間的驅(qū)動(dòng)應(yīng)滿足：IOH〔max〕≥nIIH〔max〕，IOL〔max〕≥mIIL〔max〕，n和m是拉電流和灌電流負(fù)載的個(gè)數(shù)。〔2〕驅(qū)動(dòng)門的輸出電壓應(yīng)在負(fù)載門所要求的輸入電壓范圍內(nèi)。驅(qū)動(dòng)門和負(fù)載門之間的邏輯電平應(yīng)滿足：VOH〔min〕≥VIH〔min〕，VOL〔max〕≤VIL〔max〕。一、TTL門驅(qū)動(dòng)CMOS門TTL采用74LS系列，CMOS采用74HC系列，且電源電壓一樣都為5V。只需一個(gè)條件不滿足，TTL門電路輸出高電平2.7V，CMOS電路的輸入高電平要求高于3.5V。1.電源電壓一樣接一上拉電阻Rx，使TTL門電路的輸出高電平升高至電源電壓，以實(shí)現(xiàn)與74HC電路的兼容。二、TTL門驅(qū)動(dòng)CMOS門CMOS電源UDD高于TTL電源UCC2.電源電壓不同方案一：選器具有電平偏移功能的CMOS電路，該電路有兩個(gè)電源輸入端：UCC=5V、UDD=10V時(shí)，輸入接納TTL電平1.5V/3.5V，輸出CMOS電平9V/1V，滿足CMOS電路對(duì)輸入電壓的要求。方案二：采用TTL的OC門，將OC門T5管的外接電阻RL直接與CMOS電源UDD銜接。74HC109三、CMOS門驅(qū)動(dòng)TTL門4000系列CMOS電路驅(qū)動(dòng)74系列TTL電路：CMOS門的驅(qū)動(dòng)才干不滿足TTL門的要求。為處理這個(gè)問(wèn)題，有多種方法。4000系列CMOS電路驅(qū)動(dòng)74LS系列TTL電路：驅(qū)動(dòng)一個(gè)TTL門時(shí)，可以直接相連。假設(shè)驅(qū)動(dòng)門數(shù)添加，需求提高CMOS的驅(qū)動(dòng)才干。74HC系列、74HCT系列CMOS電路驅(qū)動(dòng)TTL電路：無(wú)論負(fù)載門是74系列還是74LS系列，都可以直接相連，應(yīng)計(jì)算驅(qū)動(dòng)門的個(gè)數(shù)。用CMOS門驅(qū)動(dòng)TTL門電路時(shí)，對(duì)于驅(qū)動(dòng)門和負(fù)載門該當(dāng)分不同系列思索。CMOS門驅(qū)動(dòng)TTL門添加一級(jí)CMOS驅(qū)動(dòng)器，如選擇同相驅(qū)動(dòng)器CC4010。采用漏極開(kāi)路的CMOS驅(qū)動(dòng)器，如CC40107。將CMOS門輸出經(jīng)分立元件驅(qū)動(dòng)電路，實(shí)現(xiàn)電流的放大，再驅(qū)動(dòng)TTL負(fù)載門。4000系列CMOS電路驅(qū)動(dòng)74系列TTL電路的幾種方法四、門電路帶其它負(fù)載門電路驅(qū)動(dòng)發(fā)光二極管LED的銜接方式：設(shè)LED的任務(wù)電流為ID、LED的正向壓降為UD。輸出高有效,限流電阻R的選擇如下：輸出低有效,限流電阻R的選擇如下：第3章組合邏輯電路3.1組合邏輯電路分析3.2組合邏輯電路設(shè)計(jì)3.3典型組合邏輯集成電路特點(diǎn)：電路由邏輯門構(gòu)成；不含記憶元件；輸出無(wú)反響到輸入的回路；輸出與電路原來(lái)形狀無(wú)關(guān)。3.1組合邏輯電路分析組合邏輯電路分析步驟如下：1．根據(jù)邏輯電路，從輸入到輸出，寫出各級(jí)邏輯函數(shù)表達(dá)式，直到寫出最后輸出端與輸入信號(hào)的邏輯函數(shù)表達(dá)式；2．將各邏輯函數(shù)表達(dá)式化簡(jiǎn)和變換，已得到最簡(jiǎn)單的表達(dá)式；3．根據(jù)簡(jiǎn)化后的邏輯表達(dá)式列出真值表；4．根據(jù)真值表和邏輯表達(dá)式對(duì)邏輯電路分析，最后確定其功能。分析知邏輯電路功能ABCF00000010010001111000101111011111真值表因此該電路為少數(shù)服從多數(shù)電路，稱表決電路。解：〔1〕由電路圖得邏輯表達(dá)式〔2〕由邏輯表達(dá)式得真值表〔3〕功能分析：多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出F為0。例試分析右圖所示邏輯電路的功能。&&&&ABCF例試分析以下圖所示組合邏輯電路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達(dá)式，并進(jìn)展化簡(jiǎn)和變換。X=A2、列寫真值表X=A真值表111011101001110010100000ZYXCBA000011110011110001011010這個(gè)電路邏輯功能是對(duì)輸入的二進(jìn)制碼求反碼。最高位為符號(hào)位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼一樣；負(fù)數(shù)的數(shù)值部分是在原碼的根底上逐位求反。3、確定電路邏輯功能真值表111011101001110010100000ZYXCBA0000111100111100010110103.2組合邏輯電路設(shè)計(jì)組合邏輯電路設(shè)計(jì)的普通步驟如下：1．邏輯籠統(tǒng)〔l〕設(shè)置變量?！?〕形狀賦值?！?〕列真值表。2．寫出邏輯表達(dá)式3．選器件類型4．邏輯函數(shù)化簡(jiǎn)或變換5．畫出邏輯電路圖輸入變量例3.2.1設(shè)計(jì)一個(gè)邏輯電路供三人表決運(yùn)用。原那么是少數(shù)服從多數(shù)。ABCY00000100110111100101011111011000三個(gè)人意見(jiàn)分別用邏輯變量A、B、C表示表決結(jié)果用邏輯變量Y表示贊同為邏輯1，不贊同為邏輯0。表決經(jīng)過(guò)為邏輯1，不經(jīng)過(guò)為邏輯0。2.真值表3.邏輯函數(shù)表達(dá)式Y(jié)=ABC+ABC+ABC+ABC1011111010111111輸出變量解：1.邏輯籠統(tǒng)4.邏輯圖Y=ABC+ABC+ABC+ABCABY

CAB

CAB

CAB

C≥1化簡(jiǎn)變換&&&&ABCY例某火車站有特快、直快和慢車三種類型的客運(yùn)列車進(jìn)出，試用兩輸入與非門和反相器設(shè)計(jì)一個(gè)指示列車等待進(jìn)站的邏輯電路，3個(gè)指示燈一、二、三號(hào)分別對(duì)應(yīng)特快、直快和慢車。列車的優(yōu)先級(jí)別依次為特快、直快和慢車，要求當(dāng)特快列車懇求進(jìn)站時(shí)，無(wú)論其它兩種列車能否懇求進(jìn)站，一號(hào)燈亮。當(dāng)特快沒(méi)有懇求，直快懇求進(jìn)站時(shí)，無(wú)論慢車能否懇求，二號(hào)燈亮。當(dāng)特快和直快均沒(méi)有懇求，而慢車有懇求時(shí)，三號(hào)燈亮。解：1、邏輯籠統(tǒng)。輸入信號(hào):I0、I1、I2分別為特快、直快和慢車的進(jìn)站懇求信號(hào)且有進(jìn)站懇求時(shí)為1，沒(méi)有懇求時(shí)為0。輸出信號(hào):L0、L1、L2分別為3個(gè)指示燈的形狀，且燈亮為1，燈滅為0。輸入輸出I0I1I2L0L1L20000001××10001×010001001根據(jù)題意列出真值表2、寫出各輸出邏輯表達(dá)式。L0=I0 輸入輸出I0I1I2L0L1L20000001××10001×010001001真值表2、根據(jù)真值表寫出各輸出邏輯表達(dá)式。L0=I0 3、根據(jù)要求將上式變換為與非方式

4、根據(jù)輸出邏輯表達(dá)式畫出邏輯圖。例3.2.2試設(shè)計(jì)一個(gè)碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進(jìn)制碼。可以采用任何邏輯門電路來(lái)實(shí)現(xiàn)。解：(1)明確邏輯功能，列出真值表。設(shè)輸入變量為G3、G2、G1、G0為格雷碼，當(dāng)輸入格雷碼按照從0到15遞增排序時(shí)，可列出邏輯電路真值表輸出變量B3、B2、B1和B0為自然二進(jìn)制碼。0111010001100101010101110100011000110010001000110001000100000000B3B2B1B0G3G2G1G0輸出輸入1111100011101001110110111100101010111110101011111001110110001100B3B2B1B0G3G2G1G0輸出輸入邏輯電路真值表(2)畫出各輸出函數(shù)的卡諾圖，并化簡(jiǎn)和變換。33GB==2B+2G3G2G3G+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=?3G2G?1G0B=?3G2G?1G?0G(3)根據(jù)邏輯表達(dá)式，畫出邏輯圖3.3典型組合邏輯集成電路3.3.1編碼器3.3.2譯碼器3.3.3數(shù)據(jù)選擇器3.3.4數(shù)值比較器3.3.5算術(shù)運(yùn)算電路3.3.1編碼器用文字、數(shù)碼等字符表示特定對(duì)象的過(guò)程稱為編碼。在數(shù)字系統(tǒng)中，常采用多位二進(jìn)制數(shù)碼的組合對(duì)具有某種特定含義的信號(hào)進(jìn)展編碼。完成編碼功能的邏輯部件稱為編碼器。編碼器有假設(shè)干個(gè)輸入，對(duì)每一個(gè)有效的輸入信號(hào)，給予電平信號(hào)的方式表示的特定對(duì)象，產(chǎn)生獨(dú)一的一組二進(jìn)制代碼與之對(duì)應(yīng)。編碼器是一個(gè)多輸入、多輸出電路，m個(gè)輸入信號(hào)，需求n位二進(jìn)制編碼，顯然m應(yīng)不大于2n。能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。如8線-3線編碼器：將8個(gè)輸入的信號(hào)分別編成8個(gè)3位二進(jìn)制數(shù)碼輸出。如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位碼輸出。編碼器的邏輯功能：編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否那么輸出就會(huì)發(fā)生混亂。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)展編碼。二進(jìn)制編碼器的構(gòu)造框圖一、二進(jìn)制編碼器的任務(wù)原理I0

I1

Yn-1

Y0

Y1

1n2-I二進(jìn)制

編碼器

2n個(gè)

輸入

n位二進(jìn)制碼輸出

(1)4線─2線二進(jìn)制編碼器1000010000100001Y0Y1I3I2I1I0〔2〕邏輯功能表編碼器的輸入為高電平有效?！瞐〕邏輯框圖4輸入二進(jìn)制碼輸出11011000當(dāng)一切的輸入都為1時(shí)，Y1Y0=？Y1Y0=00無(wú)法輸出有效編碼。結(jié)論：普通編碼器不能同時(shí)輸入兩個(gè)已上的有效編碼信號(hào)I2=I3=1,I1=I0=0時(shí)，Y1Y0=？Y1Y0=00二、優(yōu)先編碼器優(yōu)先編碼器的提出：實(shí)踐運(yùn)用中，經(jīng)常有兩個(gè)或更多輸入編碼信號(hào)同時(shí)有效。必需根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級(jí)別。識(shí)別多個(gè)編碼懇求信號(hào)的優(yōu)先級(jí)別，并進(jìn)展相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。(1)優(yōu)先編碼器線(4─2線優(yōu)先編碼器)功能表輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××111高低邏輯表達(dá)式邏輯電路〔略〕輸入編碼信號(hào)高電平有效，輸出為二進(jìn)制代碼輸入編碼信號(hào)優(yōu)先級(jí)從高到低為I0I3~輸入為編碼信號(hào)I3I0輸出為Y1Y03321IIIY+=33210IIIIY+=8線—3線優(yōu)先編碼器74148編碼輸入I0I1I2I3I4I5I6I7使能輸入S使能輸出YS擴(kuò)展輸出YEX編碼輸出Y0Y1Y22.集成電路編碼器～～：編碼輸出端。：使能輸入端；＝０時(shí)，編碼，＝１時(shí)，制止編碼。：使能輸出端，編碼形狀下〔=0〕，假設(shè)無(wú)輸入信號(hào)，=0。：擴(kuò)展輸出端，編碼形狀下〔=0〕，假設(shè)有輸入信號(hào)，=0。管腳定義：：輸入，低電平有效，優(yōu)先級(jí)別依次為～。優(yōu)先編碼器CD4532的表示框圖、引腳圖CD4532電路圖優(yōu)先編碼器CD4532功能表輸入輸出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOL××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHL用二片CD4532構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如以下圖所示，試分析其任務(wù)原理。。0000000無(wú)編碼輸出0。1100000假設(shè)無(wú)有效電平輸入01111假設(shè)有效電平輸入。1010000假設(shè)有效電平輸入1111三、二—十進(jìn)制編碼器將十進(jìn)制的十個(gè)數(shù)字0~9編成二進(jìn)制代碼的電路稱為二—十進(jìn)制編碼器，即將代表十進(jìn)制數(shù)的十個(gè)輸入信號(hào)I9~I0分別編成對(duì)應(yīng)的BCD碼輸出。常用的有高位優(yōu)先編碼功能的編碼器有74147、74LS147，也稱為BCD碼輸出的10線—4線優(yōu)先編碼器。3.3.2譯碼器譯碼器的分類：變量譯碼器顯示譯碼器譯碼：譯碼是編碼的逆過(guò)程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(hào)。(即電路的某種形狀)1譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。譯碼器是多輸入、多輸出電路，對(duì)于譯碼器每一組輸入編碼，在假設(shè)干個(gè)輸出端中僅有一個(gè)端輸出有效電平，其他輸出端皆處于無(wú)效電平，這類譯碼器稱為變量譯碼器。假設(shè)一個(gè)變量譯碼器有n個(gè)二進(jìn)制輸人信號(hào)和m個(gè)輸出信號(hào)，假設(shè)m=2n，就稱為二進(jìn)制全譯碼器，常見(jiàn)的二進(jìn)制全譯碼器有2線—4線譯碼器、3線—8線譯碼器、4線—16線譯碼器等。假設(shè)m<2n，稱為部分譯碼器，如二—十進(jìn)制譯碼器〔也稱作4線—10線譯碼器〕等。一、變量譯碼器譯碼輸入譯碼輸出a1a0y0y1y2y30010000101001000101100012位二進(jìn)制譯碼器譯碼輸入譯碼輸出a1a0y0y1y2y30001110110111011011111102位二進(jìn)制譯碼器〔一〕變量譯碼器二進(jìn)制譯碼器輸入輸出滿足：m=2n如：2線-4線譯碼器集成譯碼器748421BCD譯碼器譯碼輸入：n位二進(jìn)制代碼譯碼輸出m位：一位為1，其他為0或一位為0，其他為12線-4線譯碼器的邏輯電路LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E輸出輸入功能表74HC(74LS)集成譯碼器引腳圖邏輯圖〔二〕集成譯碼器74HC集成譯碼器邏輯圖74HC集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3輸出輸入A1A0LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3輸出輸入A1A0例：用3線-8線譯碼器構(gòu)成4線-16線譯碼器。X0～X3：譯碼輸入E：譯碼控制E=0，譯碼E=1，制止譯碼X3～X0：0000～0111，第一片任務(wù)X3～X0：1000～1111第二片任務(wù)000～111譯碼輸入001000000～111譯碼輸入101001〔三〕譯碼器的運(yùn)用例：試用74和與非門構(gòu)成一位全加器。解:全加器的最小項(xiàng)表達(dá)式應(yīng)為Si=Ci+1=&SiY0Y1Y2Y3Y4Y5Y6Y7A0A1A2S3S2S101234567BIN/OCT012G70&ENCiBiAi1

&Ci+1~3線–8線譯碼器的含三變量函數(shù)的全部最小項(xiàng)。Y0Y7基于這一點(diǎn)用該器件可以方便地實(shí)現(xiàn)三變量邏輯函數(shù)。用譯碼器實(shí)現(xiàn)邏輯函數(shù)。...當(dāng)E3=1，E2=E1=0時(shí)用一片74HC實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)之和的方式在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合邏輯函數(shù)。數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開(kāi)關(guān)，是一種能將從數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。數(shù)據(jù)分配器表示圖〔四〕用74HC組成數(shù)據(jù)分配器用譯碼器實(shí)現(xiàn)數(shù)據(jù)分配器010當(dāng)ABC=010時(shí)，Y2=DCBA輸入輸出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC譯碼器作為數(shù)據(jù)分配器時(shí)的功能表輸入數(shù)據(jù)用譯碼器構(gòu)成數(shù)據(jù)分配器地址選擇碼多路數(shù)據(jù)輸出D0D1D2D3D4D5D6D7A0A1A2S3S2S101234567BIN/OCT012G70&END1二、顯示譯碼器

1.七段顯示譯碼器〔1〕最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。共陽(yáng)極顯示器共陰極顯示器abcdfge顯示器分段規(guī)劃圖3.3.3數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能數(shù)據(jù)選擇的功能：在通道選擇信號(hào)的作用下，將多個(gè)通道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開(kāi)關(guān)，又稱“多路開(kāi)關(guān)〞。4選1數(shù)據(jù)選擇器2位地址碼輸入端使能信號(hào)輸入端，低電平有效1路數(shù)據(jù)輸出端〔1〕邏輯電路數(shù)據(jù)輸入端〔2〕任務(wù)原理及邏輯功能00I3011011=1=00××1YS0S1E地址使能輸出輸入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I32、集成電路數(shù)據(jù)選擇器2個(gè)互補(bǔ)輸出端8路數(shù)據(jù)輸入端1個(gè)使能輸入端3個(gè)地址輸入端74LS151的邏輯圖輸入輸出使能選擇YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD774LS151的功能表當(dāng)E=1時(shí)，Y=1。當(dāng)E=0時(shí)F2F2D8D9D10D11D12D13D14D15A0A1A2D0D1D2D3D4D5D6D774151(2)A0A1A2SS1〔1〕F1F1D0D1D2D