七段譯碼器實驗報告

綜合實驗一七段譯碼器班級——姓名——學(xué)號————一、實驗?zāi)康挠肰HDL語言設(shè)計七段譯碼器二、實驗內(nèi)容觀察七段數(shù)碼管的真值表，用VHDL語言設(shè)計七段譯碼器三、實驗方法采用基于FPGA進行數(shù)字邏輯電路設(shè)計的方法。采用的軟件工具是MaxplusⅡ軟件仿真平臺，采用的硬件平臺是AlteraEPF10K20TI144_4的FPGA實驗箱。四、實驗步驟1.輸入源代碼。打開Maxplus，點擊File->Project->Name,新建工程名為“se7_decoder”，完成點擊OK。然后點擊File->New,選擇TextEditorfile,完成點擊OK。最后輸入七段譯碼器的VHDL源代碼并保存為當前工程名。2.調(diào)試編譯。選擇芯片類型：點擊Assign->Device,選擇芯片類型為EPF10K20TI144-4，完成點擊OK。再點擊MAX+plusII下的Compiler，直到調(diào)試成功如圖:3.波形仿真。點擊MAX+plusII->waveformeditor->Node->EnternodesfromSNF->List->=>->OK，右擊各引腳，設(shè)置輸入信號值、周期和結(jié)束時間，點擊存盤，點擊MAX+plusII->Simulator完成波形仿真。4.時序分析。點擊MAX+plusII下的TimingAnalyzer，完成時序分析如圖所示:5.引腳鎖定。點擊Assign->Pin/Location/Chip，添加各引腳信息，再對文件重新編譯一次。6.編程下載。連接好計算機和實驗箱，打開電源。點擊MAX+plusII->Programer→Configure完成下載，驗證。實驗小結(jié)：總體來說，這次實驗完成的還算順利，初步了解了一點VHDL代碼的編寫，好像這個代碼和真值表密切相關(guān)，把他們之間的對應(yīng)關(guān)系找出來就行了，其他不在范圍的要用強制規(guī)定一下，應(yīng)該是起排除干擾的作用吧，或者像Ｃ＋＋拋出異常也應(yīng)該可以。這樣思路是很清晰，但是過程有點繁瑣，不過初學(xué)者還是先做這個吧，呵呵。在波形仿真的時候遇到了一點小問題，之前的波形和真值表始終對應(yīng)不上（雖說仿真成功了），最初以為是延時造成的暫時性冒險，后來發(fā)現(xiàn)哪段都對不上。改了好幾組輸入波形，都失敗了。后來點開時序分析，才發(fā)現(xiàn)它們的延時是十幾納秒，和我設(shè)置的周期很接近。立馬調(diào)大輸入信號周期（改為了上百納秒），再進行仿真，果然，問題得以