數(shù)字電路與邏輯設(shè)計(jì)-第3章 邏輯電路描述

第3章邏輯電路描述本章內(nèi)容23.1邏輯函數(shù)3.2函數(shù)化簡3.3邏輯電路結(jié)構(gòu)3.4硬件描述語言3.1

邏輯函數(shù)邏輯函數(shù)應(yīng)用[例3.1.1]

已知某電路連接關(guān)系如下，給出該電路的與或代數(shù)表達(dá)式、邏輯電路、真值表及工作波形。4F0F1F2邏輯電路5邏輯函數(shù)應(yīng)用真值表6邏輯函數(shù)應(yīng)用ABCDF00000000100010000111010010101101101011111000010010101001011111000110101110011111邏輯函數(shù)應(yīng)用工作波形7邏輯函數(shù)應(yīng)用[例3.1.2]

某邏輯電路具有四個端口，分別記為A、B、C、D，這四者之間存在某種邏輯關(guān)系，工作波形如下，試采用74LS00實(shí)現(xiàn)該電路。8解：根據(jù)波形列出真值表如下由邏輯運(yùn)算可知，對于相同的輸入，只會有一種輸出。據(jù)此來確定輸入端和輸出端。A=B=C=0時，D有0和1兩種取值，故D不可能為輸出。B=C=D=1時，A有0和1兩種取值，故A不可能為輸出。A=B=D=1時，C有0和1兩種取值，故C不可能為輸出。確定A、C、和D為輸入。9邏輯函數(shù)應(yīng)用A01010110B00111100C00101110D00110101將真值表按照A、C、D為輸入組合，B為輸出的方式重新整理，得真值表如下。對于任何一個A、C、D組合，B只有一個值。因此確定A、C、D為輸入，B為輸出。10邏輯函數(shù)應(yīng)用ACDB00000010010101111000101111001111邏輯函數(shù)應(yīng)用邏輯電路和74LS00的邏輯符號分別如下左圖和右圖所示。11三變量的最小項(xiàng)每一個最小項(xiàng)和一組輸入變量的值相對應(yīng)。最小項(xiàng)通常采用符號mi表示，下標(biāo)i是最小項(xiàng)編號，對應(yīng)變量值的等效十進(jìn)制數(shù)。12序號ABCm0ABCm1ABCm2ABCm3ABCm4ABCm5ABCm6ABCm7ABC000010000000100101000000201000100000301100010000410000001000510100000100611000000010711100000001邏輯函數(shù)應(yīng)用[例3.1.3]

已知F的真值表如下所示，試寫出函數(shù)F的最小項(xiàng)表達(dá)式，給出采用與門、或門和非門構(gòu)成的電路圖，并畫出工作波形圖。13ABCF00000011010101101001101011001111邏輯函數(shù)應(yīng)用邏輯電路和工作波形分別如左圖和右圖所示。14邏輯函數(shù)應(yīng)用[例3.1.4]

已知某邏輯電路有三個輸入一個輸出，其工作波形如下圖所示，試給出該邏輯電路的最小項(xiàng)表達(dá)式，并給出采用與門、或門和非門構(gòu)成的邏輯電路圖。15邏輯函數(shù)應(yīng)用解：根據(jù)波形圖寫出其相對應(yīng)的真值表如下。由ABCD為1110和1100可知，C不為輸出。由ABCD為0001和1001可知，A不為輸出。由ABCD為0101和0001可知，B不為輸出。所以A、B、C為輸入，D為輸出。16A00101011110B01001101010C00001100101D11110110000邏輯函數(shù)應(yīng)用重新整理真值表如下最小項(xiàng)表達(dá)式為D=∑m(0,2,3,4)。17ABCD00010010010101111001101011001110邏輯函數(shù)應(yīng)用邏輯電路如下圖所示。18邏輯函數(shù)應(yīng)用[例3.1.5]

已知電路輸出F與輸入A、B、C之間的邏輯函數(shù)代數(shù)式為F=AC+BC+AB，給出采用與非門的電路圖，并給出最小項(xiàng)表達(dá)式和工作波形。解：邏輯電路如下圖所示。19邏輯函數(shù)應(yīng)用列出A、B、C的各種取值，并計(jì)算相應(yīng)的F，形成真值表如下。最小項(xiàng)表達(dá)式為F=∑m(1,2,3,4,5,6)，工作波形圖如下。20ABCF00000011010101111001101111011110邏輯函數(shù)應(yīng)用[例3.1.6]

已知邏輯電路如下圖所示，給出其最小項(xiàng)表達(dá)式和工作波形圖。21邏輯函數(shù)應(yīng)用真值表如下。最小項(xiàng)表達(dá)式為F=∑m(0,1,3,7)，其工作波形圖如下。22ABCF00010011010001111000101011001111對于任何一個最大項(xiàng)，只有一組變量的值使它為0，而變量的其余的值使它為1。變量數(shù)相同、編號相同的最小項(xiàng)和最大項(xiàng)之間存在互補(bǔ)關(guān)系，即mi=Mi，Mi=mi。23iABC最小項(xiàng)mi最大項(xiàng)Mi0000ABCm0A+B+CM01001ABCm1A+B+CM12010ABCm2A+B+CM23011ABCm3A+B+CM34100ABCm4A+B+CM45101ABCm5A+B+CM56110ABCm6A+B+CM67111ABCm7A+B+CM7三變量的最大項(xiàng)與最小項(xiàng)邏輯函數(shù)應(yīng)用[例3.1.7]

已知F的真值表如下表所示，試寫出函數(shù)F的最大項(xiàng)表達(dá)式。24ABCF00000011010101101001101011001111第3章作業(yè)(1)1.已知某邏輯電路四個端口的工作波形如下圖所示，試給出該邏輯電路的最小項(xiàng)表達(dá)式，并構(gòu)造邏輯電路圖。25第3章作業(yè)(1)

2.某邏輯電路有3個輸入和2個輸出，其工作波形如下圖所示，采用與門、或門和非門來實(shí)現(xiàn)該電路。請給出分析過程及最終邏輯電路圖。26邏輯函數(shù)應(yīng)用[例3.1.8]

采用非完全描述方式將下表所示的真值表寫成邏輯函數(shù)表達(dá)式。27ABCF000000100101011×1001101×110×111×3.2

函數(shù)化簡邏輯代數(shù)基本公式名稱公式1公式2合并律A·B+A·B=A(A+B)(A+B)=A吸收律①A+A·B=AA·(A+B)=A吸收律②A+A·B=A+BA·(A+B)=A·B吸收律③A·B+A·C+B·C=A·B+A·C(A+B)·(A+C)·(B+C)=(A+B)·(A+C)29卡諾圖的構(gòu)成30三變量K圖四變量K圖最小項(xiàng)合并3111111111111111113.3

邏輯電路結(jié)構(gòu)組合邏輯電路33其中：x1、x2

、…、xn表示輸入變量，

z1、z2、…、zm表示輸出函數(shù)。邏輯電路結(jié)構(gòu)應(yīng)用[例3.3.1]

某電路的工作波形如下圖所示，輸入為A、B、C，輸出是F1、F2，試判定它們是否為組合電路輸出。34邏輯電路結(jié)構(gòu)應(yīng)用解：根據(jù)組合邏輯電路的特點(diǎn)可知，通過比較相同的A、B、C組合其輸出是否相同來判定是否為組合邏輯輸出。相同的A、B、C組合，F(xiàn)1是相同的，F(xiàn)2不同，所以F1是組合邏輯輸出，F(xiàn)2不是。35A00001111000011110B00110011001100110C01010101010101010F111101100111011001F211100000110000111時序邏輯電路36式中：上標(biāo)n、n+1表示相鄰的兩個離散時間組合邏輯電路存儲電路z1zmy1ykq1qjx1xn狀態(tài)輸出時鐘信號未注明輸出函數(shù)：激勵(驅(qū)動)函數(shù)：狀態(tài)轉(zhuǎn)移函數(shù):輸出信號輸入信號激勵信號邏輯電路結(jié)構(gòu)應(yīng)用[例3.3.2]

下圖是某時序電路的工作波形，試確定輸入、輸出、觸發(fā)條件。解：時序電路輸出的變化取決于輸入的變化和內(nèi)部狀態(tài)的變化，內(nèi)部狀態(tài)的變化取決于觸發(fā)條件。在圖中，A變化時B也變化，比如B的下降沿；但A不變化時B也會變化，比如B的上升沿。因此，A不可能為輸入，故B為輸入，A為輸出。在B的下降沿，A才發(fā)生變化，所以B下降沿是觸發(fā)條件。37邏輯電路結(jié)構(gòu)應(yīng)用[例3.3.3]

下圖是一時序電路的波形，試確定輸入、輸出以及觸發(fā)條件。解：從波形圖可知，有的時間內(nèi)A和C不變，B卻變化，所以B不能為輸出，只能是輸入；有的時間內(nèi)B和C不變，A卻變化，故A也是輸入。C變化時，A和B會有一個發(fā)生變化，故C是輸出。

C變化時，要么A在從低向高變化，要么B在從低向高變化，因此A和B的上升沿是C變化的觸發(fā)條件。當(dāng)C為低時，只有A的上升沿能使C變?yōu)楦?，B的上升沿?zé)o效；當(dāng)C為高時，只有B的上升沿能使C變?yōu)榈停珹的上升沿?zé)o效。

所以，A和B是電路輸入，C是電路輸出，觸發(fā)條件為A和B上升沿。該電路是一種雙觸發(fā)的脈沖發(fā)生器。38第3章作業(yè)

(2)1.用代數(shù)法化簡下列邏輯函數(shù)，求出最簡與或式。①F1=ABC+A+B+C②F2=AB(ACD+AD+BC)(A+B)③F3=AC+ABC+ACD+CD2.用K圖化簡下列邏輯函數(shù)為最簡與或式，并畫出全部由與非門組成的邏輯電路圖。①F1(A,B,C)=∑m(0,1,2,5,7)②F2(A,B,C,D)=∑m(2,3,6,7,8,10,12,14)③F3(A,B,C,D)=AB+ABD+AC+BCD393.4

硬件描述語言模塊結(jié)構(gòu)一個完整的模塊由四個部分組成：(1)模塊定義行(2)說明部分(3)描述體部分(4)結(jié)束行moduletest(A,B,C,D,F1,F2);inputA,B,C,D;outputF1,F2;wireF1;regF2;always@(posedgeD)//在D上升邊沿F2<=F1;//將當(dāng)前F1的值賦給F2assignF1=(A&B)|(~A&~C);//F1=AB+ACendmodule41參考右邊的示例采用VerilogHDL描述一個二輸入與門。always過程賦值非阻塞賦值假定觸發(fā)前b的值為0always@(posedgecp)begin

b<=1'b1;

a<=b;end觸發(fā)后a的值為0

b的值為1阻塞賦值假定觸發(fā)前b的值為0always@(posedgecp)begin

b=1'b1;

a=b;end觸發(fā)后a的值為1

b的值為142VerilogHDL描述示例[例3.4.1]

分別采用連續(xù)賦值和過程賦值實(shí)現(xiàn)邏輯函數(shù)F=AB。43采用連續(xù)賦值的Verilog模塊moduletest(A,B,F);

inputA,B;

outputF;

assignF=A&B;endmodule采用過程賦值的Verilog模塊moduletest(A,B,F);

inputA,B;

outputF;

regF;

always@(AorB)

F<=A&B;endmoduleVerilogHDL描述示例[例3.4.2]

某邏輯電路的真值表如下所示，采用case語句實(shí)現(xiàn)該電路模塊。44ABCF1F20000000111010110111010001101001100011111VerilogHDL描述示例moduletest(A,B,C,F1,F2);

inputA,B,C;

outputF1,F2;

regF1,F2;

always@(AorBorC)

case({A,B,C})

0,5,6:{F1,F2}<=2'b00;

1,2,7:{F1,

F2}<=2'b11;

3:{F1,F2}<=2'b10;

4:{F1,F2}<=2'b01;

endcaseendmodule45VerilogHDL描述示例[例3.4.3]

下表為某電路的功能真值表，給出相應(yīng)的Verilog描述。46ABCDF1F2F31×××00001××010001×10000011100000111moduletest(A,B,C,D,F1,F2,F3);inputA,B,C,D;outputF1,F2,F3;regF1,F2,F3;

always@(AorBorCorD)

casex({A,B,C})

3'b1xx:{F1,F2,F3}<=3'b000;

3'b01x:{F1,F2,F3}<=3'b010;

3'b001:{F1,F2,F3}<=3'b100;

3'b000:{F1,F2,F3}<={2'b11,~D};

endcaseendmodulemoduletest(A,B,