數(shù)字電路設(shè)計(jì)-第10講-數(shù)字電路中的時(shí)序問(wèn)題

數(shù)字集成電路第九講時(shí)序問(wèn)題110.3同步時(shí)序2TimingDefinitions3LatchParametersDClkQDQClktc-qtholdPWmtsutd-qDelayscanbedifferentforrisingandfallingdatatransitionsT4RegisterParametersDClkQDQClktc-qtholdTtsuDelayscanbedifferentforrisingandfallingdatatransitions5同步時(shí)序原理67ClockUncertaintiesSourcesofclockuncertainty8一、偏差PositiveandNegativeSkew9PositiveSkewLaunchingedgearrivesbeforethereceivingedge10NegativeSkewReceivingedgearrivesbeforethelaunchingedge競(jìng)爭(zhēng)現(xiàn)象永遠(yuǎn)不可能出現(xiàn)但是影響電路性能11HowtocounterClockSkew?設(shè)計(jì)一個(gè)偏差小的時(shí)鐘網(wǎng)絡(luò)是非常重要的?。?！12估計(jì)該邏輯電路的污染延時(shí)和最大延時(shí)13二、時(shí)鐘抖動(dòng)（clockjitter）時(shí)鐘抖動(dòng)是指在芯片上的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性的變化，即時(shí)鐘周期在每個(gè)不同的周期上可以縮短或加長(zhǎng)。時(shí)鐘抖動(dòng)是嚴(yán)格衡量時(shí)鐘暫時(shí)不確定性的一項(xiàng)指標(biāo)，并且經(jīng)常針對(duì)某一給定點(diǎn)進(jìn)行說(shuō)明。抖動(dòng)可以使用許多方法來(lái)衡量和表征，它是一個(gè)平均值為零的隨機(jī)變量14ImpactofJitter最壞情況下，周期至周期抖動(dòng)絕對(duì)值等于絕對(duì)抖動(dòng)的2倍（2tjitter）15考慮時(shí)鐘抖動(dòng)時(shí)的時(shí)序要求時(shí)鐘抖動(dòng)直接降低了一個(gè)時(shí)序電路的性能。如果性能是一個(gè)電路的關(guān)鍵因素，應(yīng)該嚴(yán)格把抖動(dòng)限定在一定的范圍內(nèi)。16偏差和抖動(dòng)的共同影響17Clockskew>0時(shí)的維持時(shí)間約束條件：Clockskew>0時(shí)的約束條件：18Clockskew<0的情況時(shí)序分析結(jié)果與前面分析的情況一致負(fù)偏差會(huì)降低性能19三、ClockDistributionClockisdistributedinatree-likefashionH-tree20MorerealisticH-tree[Restle98]21TheGridSystemNorc-matchingLargepower22Example:DECAlpha211642321164Clocking2phasesinglewireclock,distributedglobally2distributeddriverchannelsReducedRCdelay/skewImprovedthermaldistribution3.75nFclockload58cmfinaldriverwidthLocalinvertersforlatchingConditionalclocksincachestoreducepowerMorecomplexracecheckingDevicevariationtrise=0.35ns

tskew=150pstcycle=3.3nsClockwaveformLocationofclockdriverondiepre-driverfinaldrivers2425ClockSkewinAlphaProcessor262Phase,withmultipleconditionalbufferedclocks2.8nFclockload40cmfinaldriverwidthLocalclockscanbegated“off”tosavepowerReducedload/skewReducedthermalissuesMultipleclockscomplicateracecheckingtrise=0.35nstskew=50pstcycle=1.67nsEV6(Alpha21264)Clocking600MHz–0.35micronCMOSGlobalclockwaveform2721264Clocking28EV6ClockResultsGCLKSkew(atVdd/2Crossings)ps510152025303540455029龍騰R1的時(shí)鐘樹(shù)分布30時(shí)鐘偏差和抖動(dòng)的處理方法為使偏差最小，可以采用H樹(shù)或者更為一般的布線匹配的樹(shù)結(jié)構(gòu)，使從中央時(shí)鐘分配源到單個(gè)鐘控元件的時(shí)鐘路徑均衡。在采用時(shí)鐘樹(shù)布線時(shí)，必須使包括導(dǎo)線和晶體管負(fù)載在內(nèi)的每條路徑時(shí)鐘負(fù)載相等。采用局部時(shí)鐘網(wǎng)絡(luò)（而不是樹(shù)型布線）可以減小時(shí)鐘偏斜，但代價(jià)是增加了電容負(fù)載和功耗。31時(shí)鐘偏差和抖動(dòng)的處理方法（續(xù)）如果與數(shù)據(jù)相關(guān)的時(shí)鐘負(fù)載變化引起了顯著的抖動(dòng)，就應(yīng)當(dāng)使用時(shí)鐘負(fù)載不受數(shù)據(jù)影響的差分寄存器。數(shù)據(jù)如果沿一個(gè)方向流動(dòng)，可以使數(shù)據(jù)和時(shí)鐘按相反方向布線。這樣可以消除競(jìng)爭(zhēng)，代價(jià)是性能有所降低.32時(shí)鐘偏差和抖動(dòng)的處理方法（續(xù)）通過(guò)將時(shí)鐘線與相鄰信號(hào)線屏蔽，可以避免與數(shù)據(jù)相關(guān)的噪聲。把電源線（Vdd或GND）放在時(shí)鐘線的旁邊可以減少或避免與相鄰信號(hào)網(wǎng)絡(luò)的耦合。由于層間絕緣電介質(zhì)厚度不均造成互連電容的變化可以通過(guò)采用虛設(shè)填料來(lái)大大減少。虛設(shè)填料的是使用非常普遍，它通過(guò)提高絕緣層的一致性來(lái)減少時(shí)鐘偏差。系統(tǒng)性的偏差應(yīng)通過(guò)模擬并予以彌補(bǔ)。33時(shí)鐘偏差和抖動(dòng)的處理方法（續(xù)）芯片上各處溫度不均勻會(huì)引起時(shí)鐘緩沖延時(shí)的變化，采用基于延時(shí)鎖定環(huán)（delay-lockedloop)的反饋電路可以彌補(bǔ)溫度偏差問(wèn)題。電源供電不穩(wěn)是引起抖動(dòng)的重要原因，因?yàn)檫@會(huì)使經(jīng)過(guò)時(shí)鐘緩沖器的延時(shí)在周期與周期之間不同。通過(guò)加入片上去耦電容可以減少高頻的電源