數據采集與分析技術（第2版）課件：數模轉換器

數/模轉換器5.1D/A轉換原理5.2D/A轉換器的性能指標5.3典型的D/A轉換器DAC08325.4高速D/A轉換器AD9751

與A/D轉換器相反，數/模(D/A)轉換器的作用是將離散的數字信號轉換為連續(xù)變化的模擬信號。在應用計算機采集控制系統(tǒng)的領域中，

D/A轉換器是不可缺少的重要組成部分。本章介紹了D/A轉換的原理、性能指標，并以典型D/A芯片DAC0832以及高速D/A芯片AD9751為例詳細描述了D/A芯片的應用方法。

5.1D/A轉換原理

數字量是由一位一位的數碼構成的，每個數位都代表一定的權。比如，二進制數1001，最高位的權是23

=8，此位上的代碼1表示數值1×23

=8，最低位的權是20

=1，此位上的代碼1表示數值1×20

=1，其他數位均為0，所以二進制數1001就等于十進制數9。為了把一個數字量變?yōu)槟M量，必須把每一位的數碼按照權來轉換為對應的模擬量，再把各模擬量相加，這樣，得到的總模擬量便對應于給定的數據。

D/A轉換器的主要部件是電阻開關網絡，通常是由輸入的二進制數的各位控制一些開關，通過電阻網絡，在運算放大器的輸入端產生與二進制數各位的權成比例的電流，經過運算放大器相加和轉換而成為與二進制數成比例的模擬電壓。

D/A轉換的原理電路如圖5.1所示，

VREF是一個足夠精度的參考電壓，運算放大器輸入端的各支路對應待轉換數據的第0位、第1位……第n-1位。支路中的開關由對應的數位來控制，如果該數位為“1”，則對應的開關閉合;如果該數位為“0”，則對應的開關打開。各輸入支路中的電阻分別為R、2R、4R……這些電阻稱為權電阻。它們把數字量轉換成電模擬量，即把二進制數字量轉換為與其數值成正比的電模擬量。圖5.1D/A轉換的原理電路

5.2D/A轉換器的性能指標

1.分辨率分辨率是指D/A轉換器能夠轉換的二進制位數。位數越多，分辨率越高。對一個分辨率為n位的D/A轉換器，能夠分辨的輸入信號為滿量程的1/2n

。例如:8位的D/A轉換器，若電壓滿量程為5V，則能分辨的最小電壓為5V/28≈20mV;10位的D/A轉換器，若電壓滿量程為5V，則能分辨的最小電壓為5V/210≈5mV。

2.轉換時間

轉換時間是指D/A轉換器由數字量輸入到轉換輸出穩(wěn)定為止所需的時間。轉換時間也叫穩(wěn)定時間或者建立時間。當輸出的模擬量為電壓時，建立時間較長，主要是輸出運算

放大器所需的時間。圖5.2中所示的ts

即為轉換時間。圖5.2D/A的轉換時間

4.線性誤差

線性誤差用來描述當數字量變化時D/A輸出的電模擬量按比例關系變化的程度。模擬量輸出偏離理想輸出的最大值稱為線性誤差。

5.溫度系數

溫度系數是指在規(guī)定的范圍內，溫度每變化1℃時增益、線性度、零點及偏移等參數的變化量。溫度系數直接影響轉換精度。

5.3典型的D/A轉換器DAC0832

集成D/A轉換器的類型很多，有多種分類方法。

·按其轉換方式可分為并行和串行兩大類。

·按生產工藝可分為雙極型(TTL型)和CMOS型等，它們的精度和速度各不相同。

·按分辨率可分為8位、10位、12位、16位等。

·按輸出方式可分為電壓輸出型和電流輸出型兩類。

不同生產廠家的D/A轉換器的型號各不相同，例如美國國家半導體公司(NS)的D/A芯片為DAC系列，美國模擬器件公司(AD)的D/A芯片為AD系列。

下面簡單介紹常用的D/A轉換器芯片DAC0832。DAC0832芯片采用CMOS工藝，分辨率為8位，輸出方式為電流輸出型，轉換時間約1μs。

1.主要性能

DAC0832的主要性能如下:

·輸入的數字量為8位。

·采用CMOS工藝，所有引腳的邏輯電平與TTL兼容。

·數字輸入可以采用雙緩沖、單緩沖或直通方式。

·轉換時間為1μs。

·轉換精度為±1LSB。

·分辨率為8位。

·單一電源為5~15V。

·功耗為20mW。

·參考電壓為+10~-10V。

2.內部結構

DAC0832的內部結構框圖如圖5.3所示。

DAC0832的內部由以下四部分組成:

(1)8位輸入寄存器:可作為輸入數據第一級緩沖。

(2)8位DAC寄存器:可作為輸入數據第二級緩沖。

(3)8位D/A轉換器:將DAC寄存器中的數據轉換成具有一定比例的直流電流。圖5.3DAC0832的內部結構框圖

(4)邏輯控制部分:DAC0832芯片內部有兩個數據緩沖器，分別由兩組控制信號控制，當

D7~D0

上的數據鎖存到輸入寄存器中;當

時，輸入寄存器中的數據被鎖存到DAC寄存器中。

3.引腳定義

DAC0832的各引腳排列如圖5.4所示，各引腳的功能定義如下。圖5.4DAC0832的引腳

4.工作方式

DAC0832有雙緩沖、單緩沖和直通三種工作方式。雙緩沖工作方式可以進行二級緩沖，單緩沖工作方式只能進行一級緩沖，而直通工作方式時不進行緩沖。

5.應用實例

圖5.5是DAC0832與CPU的硬件連接圖。CPU通過低8位數據線與DAC0832通信，

DAC0832接成雙緩沖工作方式，端口地址為80H~86H中的偶地址和88H~8EH中的偶地址。圖5.5DAC0832的典型硬件連接圖

在圖5.5中，

VOUT1=-IOUT1×RFB=-VREF×N/(256×RFB)×RFB=-N/256×VREF。

V

OUT1模擬輸出電壓的極性總是與VREF

極性相反，為單極性輸出。VOUT2

模擬輸出電壓可利用基爾霍夫節(jié)點電流定律列出方程:

當FFH≥N>80H時，

VOUT2模擬輸出電壓的極性和VREF相同;當80H>N≥0時，VOUT2模擬輸出電壓的極性和VREF相反;當N=80H時，

VOUT2

=0V。

可以根據應用場合的需要，將D/A轉換接口芯片接成單極性輸出或雙極性輸出。當要監(jiān)視的物理量有方向性時(例如角度的正向與反向、速度的增大與減小等)，要求D/A轉換的輸出必須是雙極性的。

5.4高速D/A轉換器AD9751

5.4.1AD9751概述

AD9751是一個雙輸入端口的超高速10位D/A轉換器。AD9751內含一個高性能的10位D/A內核、一個基準電壓和一個數字接口電路。AD9751可工作于300MSPS(MillionSamplesPerSecond)，且仍可保持優(yōu)異的交流和直流特性。

AD9751采用先進的低成本0.35μm的CMOS工藝制造。它能在單電源2.7~3.6V下工作，其功耗小于300mW。AD9751具有如下主要特點:

·為高速TxDAC系列成員之一，且與該系列其他芯片的引腳兼容，可提供10、12和14位的分辨率。

·具有超高速的300MSPS轉換速率。

·帶有雙10位鎖存和多路復用輸入端口。

·內含時鐘倍增器，可采用差分和單端時鐘輸入。

·功耗低，在2.7~3.6V的單電源時，其功率低于300mW。

·片內帶有1.20V且具有溫度補償的電壓基準。

5.4.2AD9751功能結構

AD9751的內部原理結構如圖5.6所示，管腳排列及說明如圖5.7和表5.1所示。AD9751的數字接口包括兩個緩沖鎖存器以及控制邏輯。當輸入時鐘占空比不為50%時，

可以使用內部頻率鎖相環(huán)電路(PLL)。頻率鎖相環(huán)電路將以2倍于外部應用時鐘的速度來驅動DAC鎖存器，并可從兩個輸入數據通道上交替?zhèn)鬏敂祿盘?。其輸出傳輸數據率?/p>

單個輸入通道數據率的2倍。當輸入時鐘的占空比為50%或者對于時鐘抖動較為敏感時，該鎖相環(huán)可能失效，此時芯片內的時鐘倍增器將啟動。因而當鎖相環(huán)失效時，可使用時鐘倍增器，或者在外部提供2倍頻的時鐘并在內部進行2分頻。圖5.6AD9751的內部原理結構圖5.7AD9751的管腳排列

CLK輸入端(CLK+/CLK-)能以差分方式或者單端方式驅動，這時時鐘信號幅度可低至1V的峰峰值。AD9751有兩個差分電流輸出端口IOUTA

和IOUTB

分別由PORT1

和PORT2

控制。PORT1

和PORT2的10位并行數據分別通過鎖存器和多路復用器(MUX)輸入DAC。DAC的參考電壓受參考電壓輸入/輸出端REFIO和滿刻度電流輸出調節(jié)端FSADJ控制。

AD9751包括一個能提供高達滿量程20mA電流的電流源陣列。該陣列被分成31個相等的電流源，并由它們組成5個最大有效位(MSB)。接下的4位(或中間位)由15個相等的電流源組成，它們的值為一個最大有效位電流源的1/16，剩下的LSB是中間位電流源的二進制權值的一部分。AD9751采用電流源實現中間位和較低位，提高了多量程時小信號的動態(tài)性能，并且有助于維持DAC的高輸出阻抗特性。

AD9751的滿刻度輸出電流由基準控制放大器決定，通過調節(jié)外部電位器可使電流在2~20mA的范圍內變化，而用外部電位器、基準控制放大器和電壓基準VREFIO

可組合設定基準電流IREF

。AD9751的滿刻度電流IOUTFS

是IREF

的32倍。

AD9751數模轉換器中的模擬和數字部分各有自己獨立的供電電源(AVDD和DVDD)，因而可以獨立地在2.7~3.6V的工作范圍內工作。AD9751的數字部分包括邊沿觸發(fā)鎖存器和分段譯碼邏輯電路;而模擬部分則包括電流源及其相關的差分開關，以及1.2V的電壓基準和一個基準電壓控制放大器。

5.4.3參考電壓和數字鎖相環(huán)

1.參考電壓

參考電壓REFIO腳既可作為輸出端也可作為輸入端。AD9751內含一個1.20V的基準電壓。當使用內部基準時，內部參考電壓將反映到REFIO腳上。此時在引腳REFIO和

ACOM之間接0.1μF的電容可達到去耦的目的。同時，如果REFIO腳要用于電路的其他地方，還需加入一個外部緩沖放大器，以提高阻抗減少外部電路對AD9751內部參考電壓的影響，如圖5.8(a)所示。

當AD9751使用外部參考電壓時，如圖5.8(b)所示，可以使用更穩(wěn)定的外部1.20V參考電壓來提高參考電壓的穩(wěn)定性，或采用一個變化的參考電壓來實現增益控制。此時不再需要在REFIO和ACOM之間接0.1μF電容。圖5.8AD9751內部(a)外部緩沖放大電路圖5.8AD9751內部(b)參考電壓電路

不論使用何種參考電壓方式，

DAC輸出的滿量程電流都為32倍的參考電壓比上FSADJ腳的外接電阻，例如圖5.8中的2kΩ電阻。因此改變外接電阻的阻值可以改變滿量程電流的大小。AD9751支持2~20mA的滿量程電流變化范圍。

2.鎖相環(huán)時鐘

鎖相環(huán)(Phase-LockedLoop，

PPL)時鐘是一個閉環(huán)的反饋控制系統(tǒng)，如圖5.9所示。鎖相環(huán)由鑒相器(PhaseDetector，

PD)、環(huán)路濾波器(LoopFilter，

LF)和壓控振蕩器(VolatgeControlledOscillator，

VCO)組成。鑒相器用來鑒別輸入信號Ur

與輸出信號Uo之間的相位差，并輸出誤差電壓Ud。Ud

中的噪聲和干擾成分被低通性質的環(huán)路濾波器濾除，形成壓控振蕩器的控制電壓Uc

。Uc

作用于壓控振蕩器的結果是把它的輸出振蕩頻率拉向參考信號頻率，當二者相等時，環(huán)路被鎖定，稱為入鎖。維持鎖定的直流控制電壓由鑒相器提供。鑒相器的兩個輸入信號間留有一定的相位差。圖5.9鎖相環(huán)原理

AD9751的PLL可用來產生用于邊沿觸發(fā)鎖存器、多路選擇器以及DAC所必需的內部同步2倍時鐘。PLL電路包括一個相位檢測器、電荷泵、壓控振蕩器、輸入數據率范圍

控制電路、時鐘邏輯電路和輸入/輸出端控制電路。當使用內部PLL時，

RESET接地;而當AD9751處于PLL有效模式時，

LOCK作為內部相位檢測器的輸出。當它被鎖定時，該模式下的鎖定輸出為邏輯“1”。

當PLL的VDD腳接3V電壓時，

PLL處于工作狀態(tài)。表5.2給出了當PLL有效時的DIV0

和DIV1腳在不同狀態(tài)下的輸入時鐘頻率范圍。當頻率鎖相環(huán)電路的VDD接地時，

頻率鎖相環(huán)電路將處于無效狀態(tài)。此時，外部時鐘必須以合適的DAC輸出更新數據率來驅動CLK的輸入端。存在于輸入端口1和端口2的數據的速率和定時依賴于AD9751是

否交替輸入數據，或者僅僅響應單端口上的數據。

5.4.4數字輸入和模擬輸出

AD9751的數字輸入端包括兩個通道PORT1

和PORT2

，每個通道有10個數據輸入引腳，同時還有一對差分時鐘輸入引腳。10位并行數據輸入遵循標準的直接二進制編碼形

式。DB9為最高有效位(MSB)，

DB0為最低有效位(LSB)。當所有數據位都為邏輯“1”時，IOUTA

產生滿刻度輸出電流。而IOUTB產生與IOUTA

互補的輸出，也就是IOUTB

為滿刻度輸出電流減去IOUTA。

當PLL有效時，或者當使用內部時鐘倍增器時，

DAC輸出端在每一個輸入時鐘周期均被更新兩次，其時鐘輸入速率高達150MSPS。這使得DAC的輸出更新率為300MSPS。

AD9751有一個靈活的差分時鐘輸入端口，采用獨立的電源(CLKVDD，

CLKCOM)可以獲得最優(yōu)的防抖動特性。兩個時鐘輸入端CLK+和CLK-可由單端或差分時鐘源所驅

動。對單端工作來說，

CLK+應被一個邏輯