電子技術基礎課件：觸發(fā)器

觸發(fā)器第一節(jié)RS觸發(fā)器第二節(jié)D觸發(fā)器第三節(jié)JK觸發(fā)器在組合邏輯電路中，電路由各種類型的門電路組成，其共同的特點是:任何時刻的輸出邏輯狀態(tài)與該時刻的邏輯輸入有關。組合邏輯電路的輸出沒有反饋到輸入端，電路不具備存儲功能，邏輯功能較為簡單。在數(shù)字系統(tǒng)中，為了實現(xiàn)更加復雜的功能，通常需要存儲輸出結果，作為下一步運算的輸入，能夠完成這一功能的基本器件就是觸發(fā)器，其輸出與輸入之間具有反饋電路，輸出的邏輯值不僅取決于該時刻的輸入還取決于電路以前的狀態(tài)。前面討論了沒有記憶功能的組合邏輯電路。本章討論的是如何用邏輯門電路來組成具有記憶二進制信息的觸發(fā)器。作為構成數(shù)字邏輯系統(tǒng)的基本單元的觸發(fā)器，具有以下兩個基本特性:(1)具有兩個自行保持的穩(wěn)定狀態(tài)，可以用來存儲二進制信息0和1。(2)在輸入信號作用下，兩個穩(wěn)定狀態(tài)可相互轉換。觸發(fā)器根據邏輯功能可以分為RS觸發(fā)器、D觸發(fā)器(數(shù)據觸發(fā)器)、JK觸發(fā)器、T觸發(fā)器和T'觸發(fā)器等。根據電路結構和動作特點的不同，可將它們分為基本觸發(fā)器、同步觸發(fā)器(鐘控觸發(fā)器)、主從觸發(fā)器、維持阻塞觸發(fā)器和邊沿觸發(fā)器等。觸發(fā)器接收信號之前的狀態(tài)稱為初態(tài)(現(xiàn)態(tài))，用Qn表示;在觸發(fā)器信號觸發(fā)之后觸發(fā)器的狀態(tài)稱為次態(tài)，用Qn+1表示。初態(tài)和次態(tài)是同一個觸發(fā)器在觸發(fā)器信號作用前后的輸出狀態(tài)。分析觸發(fā)器用到的方法是狀態(tài)表、狀態(tài)圖、特性方程和時序圖(電壓波形圖)?；綬S觸發(fā)器又稱為鎖存器，主要用于臨時存儲數(shù)據。邊沿觸發(fā)器是組成時序邏輯電路的基礎。觸發(fā)器廣泛用于各類數(shù)字系統(tǒng)之中。本章主要討論RS觸發(fā)器、D觸發(fā)器(數(shù)據觸發(fā)器)、JK觸發(fā)器和T觸發(fā)器的邏輯功能和應用。(1)RS觸發(fā)器的結構和特性。(2)D觸發(fā)器的結構和特性。(3)JK觸發(fā)器的結構和特性。學習目標:(1)掌握基本RS觸發(fā)器的邏輯功能，了解其電路組成和工作原理。(2)熟悉同步RS的邏輯功能，熟悉同步D觸發(fā)器和同步JK觸發(fā)器的邏輯功能、特性方程;了解它們的電路結構和工作原理。(3)掌握邊沿D觸發(fā)器和邊沿JK觸發(fā)器的邏輯功能、特性方程和邏輯符號，熟悉其一般應用。(4)熟悉小型數(shù)字系統(tǒng)的制作與調試。

第一節(jié)RS觸發(fā)器1.1基本RS觸發(fā)器1.與非門基本RS觸發(fā)器的電路結構和邏輯符號與非門基本RS觸發(fā)器的結構如圖7.1(a)所示，它由兩個與非門的輸入和輸出交叉耦合而成，圖7.1(b)為其邏輯符號。R和S為觸發(fā)器信號輸入端，上面的非號表示低電平有效，在邏輯符號中用小圓圈表示;Q和Q為觸發(fā)器輸出端，在穩(wěn)定狀態(tài)時，它們的輸出狀態(tài)為相反。1)工作原理信號輸出端，Q=0和Q=1的狀態(tài)稱為0狀態(tài)，Q=1和Q=0的狀態(tài)稱為1狀態(tài);信號輸入端，低電平有效。(1)R=0和S=1時，觸發(fā)器置0。由于R=0，不論原來Qn為0還是為1，都有Qn+1=1;再由S=1、Q=1可得Qn+1=0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復位。R端稱為觸發(fā)器的置0端或復位端。(2)R=1和S=0時，觸發(fā)器置1。由于S=0，不論原來Qn為0還是為1，都有Qn+1=1;再由R=1、Q=1可得Qn+1=0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。(3)R=1和S=1時，觸發(fā)器保持不變。當觸發(fā)器原處于Qn=0和Qn=1的0狀態(tài)時，則Qn=0反饋到G2的輸入端，G2因輸入低電平0，輸出Qn+1=1，Qn+1=1又反饋到G1的輸入端，G1的輸入端都為高電平1，輸出Qn+1=0。電路保持0狀態(tài)。當觸發(fā)器原處于Qn=1和Qn=0的0狀態(tài)時，則Qn=0反饋到G1的輸入端，G1因輸入低電平0，輸出Qn+1=1，Qn+1=1又反饋到G2的輸入端，G2的輸入端都為高電平1，輸出Qn+1=0。電路保持1狀態(tài)。根據與非門的邏輯功能推知，觸發(fā)器保持原有狀態(tài)不變，即原來的狀態(tài)被觸發(fā)器存儲起來，這體現(xiàn)了觸發(fā)器具有記憶能力。(4)R=0和S=0時，Qn=Qn=1不符合觸發(fā)器的邏輯關系。由于與非門延遲時間不可能完全相等，在兩輸入端的0同時撤除后，將不能確定觸發(fā)器是處于1狀態(tài)還是0狀態(tài)。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是基本RS觸發(fā)器的約束條件。2)特性表(真值表)與非門基本RS觸發(fā)器的上述邏輯功能可用表7.1來表示。能夠反映觸發(fā)器輸入信號取值和狀態(tài)之間對應關系的圖形稱為波形圖。由表7.1與非基本RS觸發(fā)器的特性表可以畫出與非門基本RS觸發(fā)器的時序波形圖，如圖7.2所示。2.或非門基本RS觸發(fā)器的電路結構和邏輯符號由兩個或非門組成的基本RS觸發(fā)器的電路結構和邏輯符號如圖7.3所示。分析過程和與非門基本RS觸發(fā)器相似，不難得到它的特性表，如表7.2所示。用卡諾圖表示如圖7.4所示，由此可得或非門基本RS觸發(fā)器的特性方程為同理，與非門基本RS觸發(fā)器的特性方程為基本RS觸發(fā)器的特點:(1)觸發(fā)器的次態(tài)不僅與輸入信號狀態(tài)有關，而且與觸發(fā)器的現(xiàn)態(tài)有關。(2)電路具有兩個穩(wěn)定狀態(tài)，在無外來觸發(fā)信號作用時，電路將保持原狀態(tài)不變。(3)在外加觸發(fā)信號有效時，電路可以觸發(fā)翻轉，實現(xiàn)置0或置1。(4)在穩(wěn)定狀態(tài)下兩個輸出端的狀態(tài)和必須是互補關系，即有約束條件。1.2同步RS觸發(fā)器1.電路結構和邏輯符號同步RS觸發(fā)器是在基本RS觸發(fā)器的基礎上增加了兩個由時鐘脈沖CP控制的與非門G3、G4組成的，如圖7.6(a)所示。圖中，CP為時鐘脈沖輸入端，簡稱鐘控端或CP端，R和S為信號輸入端。圖7.6(b)為曾用邏輯符號，圖7.6(c)為國標邏輯符號，框中的C1為控制關聯(lián)標記，1為標志序號，說明1R和1S受C1控制，表示在CP=1時，C1為高電平，此時R或S輸入為1時，同步RS觸發(fā)器被置0或1。這種關聯(lián)標注法在本書中將一直沿用。2.邏輯功能

第二節(jié)D觸發(fā)器7.2.1同步D觸發(fā)器1.電路結構和邏輯符號為了避免同步RS觸發(fā)器同時出現(xiàn)R、S都為1的情況，可在R和S之間接入一個非門G5，如圖7.7(a)所示。這種單輸入的觸發(fā)器叫做D觸發(fā)器，又稱之為數(shù)據觸發(fā)器。它是數(shù)據存入或取出的基本單元電路。圖7.7(b)是簡化電路圖，圖7.7(c)是邏輯符號圖，D為信號輸入端?？騼?D和C1表示輸入D和時鐘脈沖關聯(lián)，標明在CP=1，C1為高電平1時，輸入的數(shù)據D才能控制觸發(fā)器的狀態(tài)。2.邏輯功能當CP=0時，G3、G4被封鎖，都輸出1，觸發(fā)器保持原來狀態(tài)，不受輸入信號D控制。由上述分析可得，當CP=1時，觸發(fā)器的狀態(tài)翻轉到和D相同的狀態(tài);當CP=0時，觸發(fā)器保持原狀態(tài)不變。將S=D、R=D代入同步RS觸發(fā)器的特性方程，得同步D觸發(fā)器的特性方程:在數(shù)字電路中，凡在CP時鐘脈沖控制下，根據輸入信號D情況的不同，具有置0、置1功能的電路，都稱為D觸發(fā)器。由此我們可以得出同步D觸發(fā)器的狀態(tài)圖和波形圖，如圖7.8和圖7.9所示。2.2邊沿D觸發(fā)器1.邊沿觸發(fā)同步D觸發(fā)器在CP=1期間輸出狀態(tài)總是跟隨D輸入信號變化，因此電路存在空翻現(xiàn)象，無法保證輸出狀態(tài)在一個周期內跟隨D輸入信號只變化一次。而邊沿觸發(fā)器可以克服空翻現(xiàn)象，其原因是邊沿觸發(fā)器使用的是邊沿觸發(fā)方式。邊沿觸發(fā)方式即利用時鐘脈沖CP的上升沿或下降沿到達的時刻接收輸入信號，使電路的輸出狀態(tài)跟隨輸入信號變化，在CP其他時間內，觸發(fā)器的狀態(tài)不會發(fā)生改變，克服了空翻現(xiàn)象，提高了電路的可靠性和抗干擾能力。邊沿觸發(fā)有上升沿和下降沿。上升沿是時鐘脈沖CP由低電平變化到高電平瞬間電壓的變化(↑);下降沿是時鐘脈沖CP由高電平變化到低電平瞬間電壓的變化(↓)。邊沿觸發(fā)器主要有D觸發(fā)器和JK觸發(fā)器。2.邏輯符號圖7.10所示為上升沿D觸發(fā)器的邏輯符號，圖7.10(a)為曾用邏輯符號;圖7.10(b)為國標邏輯符號。圖7.11所示為下降沿D觸發(fā)器的邏輯符號，圖7.11(a)為曾用邏輯符號;圖7.11(b)為國標邏輯符號。圖7.10中的“>”表示觸發(fā)器按時鐘脈沖CP上升沿或正躍變觸發(fā)，即以上升沿觸發(fā)方式工作;圖7.11中的C1框外加了一個小圓圈，表示觸發(fā)器按時鐘脈沖CP下降沿或負躍變觸發(fā)，即以下降沿觸發(fā)方式工作。3.工作原理及特性方程(1)CP=0時，觸發(fā)器沒有觸發(fā)，輸入信號D不起作用。(2)CP=1時，觸發(fā)器沒有觸發(fā)，輸入信號D不起作用。(3)CP下降/上升沿到來時，觸發(fā)器被觸發(fā)，CP邊沿時刻D的值被輸入，輸出為D輸入的信號。邊延D觸發(fā)器的特性如表7.5所示。4.集成上升沿D觸發(fā)器74LS74集成上升沿D觸發(fā)器74LS74芯片由兩個獨立的、功能相同的上升沿D觸發(fā)器組成，它的引腳隊列和內部結構示意圖如圖7.14(a)所示，芯片封裝如圖7.14(b)所示，每個觸發(fā)器都帶有直接置0端R和置1端S，低電平有效，CP上升沿觸發(fā)。1)異步置0當R=0和S=1時，觸發(fā)器置0，Qn+1=0。它與時鐘脈沖CP及D端的輸入信號沒有關系，稱為異步置0端或直接置0端。2)異步置1當R=1和S=0時，觸發(fā)器置1，Qn+1=1。它與時鐘脈沖CP及D端的輸入信號沒有關系，稱為異步置1端或直接置1端?？芍?，R和S端的信號對觸發(fā)器的控制作用優(yōu)先于時鐘脈沖CP及D端的輸入信號。3)置0若R=S=1，D=0，則在CP由0翻轉到1時，觸發(fā)器置0，Qn+1=0。由于觸發(fā)器的置0與CP脈沖的到來同步，因此又稱為同步置0。4)置1若R=S=1，D=1，則在CP由0翻轉到1時，觸發(fā)器置1，Qn+1=1。由于觸發(fā)器的置1與CP脈沖的到來同步，因此又稱為同步置1。5)保持當R=S=1，CP=0時，不論觸發(fā)器的輸入是0還是1，觸發(fā)器都保持原來的狀態(tài)不變，Qn+1=Qn。綜上，74LS74的功能表如表7.6所示。

第三節(jié)JK觸發(fā)器

7.3.1同步JK觸發(fā)器1.電路結構及邏輯符號能夠克服同步RS觸發(fā)器在R=S=1時出現(xiàn)不定狀態(tài)的另一種方法，就是將觸發(fā)器的輸出Q和Q的反饋接到輸入端，這樣G3和G4的輸出不會同時出現(xiàn)低電平0，從而避免了不定狀態(tài)的出現(xiàn)，電路如圖7.17所示。其中，圖7.17(b)為曾用符號，圖7.17(c)為國標符號，J、K為信號輸入端。2.特性方程從圖7.17中可得，S=JQn、R=KQn。將之代入同步RS觸發(fā)器的特性方程，得同步JK觸發(fā)器的特性方程為3.邏輯功能如圖7.17所示，當CP=0時，G3、G4被封鎖，都將輸出1，觸發(fā)器保持不變。當CP=1時，G3、G4被解除封鎖，J、K信號輸入和Q和Q輸出的反饋可控制觸發(fā)器的狀態(tài)。(1)當J=K=0時，G3、G4都將輸出1，觸發(fā)器保持不變，Qn+1=Qn。(2)當J=1、K=0時，如果觸發(fā)器初始狀態(tài)為0，即Qn=0，G3、G4都將輸出1，觸發(fā)器保持不變，Qn+1=Qn。此時，G3輸入全部為1輸出為0，G1輸出Qn+1=1。由于K=0，G4輸出1，此時G2輸入全部為1輸出為Qn+1=0，觸發(fā)器翻轉到1，Qn+1=1。如果觸發(fā)器初始狀態(tài)為1，G3、G4的輸入分別為Qn=0和K=0，則這兩個門都輸出1，觸發(fā)器保持原來的狀態(tài)不變，即Qn+1=Qn?？芍贘=1、K=0時，不論觸發(fā)器原來是什么狀態(tài)，在CP由0到1變化后，即上升沿到來時，觸發(fā)器翻轉到和J相同的1狀態(tài)。(3)在J=0、K=1時，不論觸發(fā)器原來是什么狀態(tài)，在CP由0到1變化后，即上升沿到來時，觸發(fā)器翻轉到和J相同的0狀態(tài)。(4)在J=K=1時，在CP由0到1變化后，即上升沿到來時，觸發(fā)器的狀態(tài)由輸出Q和Q決定。如果觸發(fā)器的初始狀態(tài)為Qn=0，Qn=1，G4輸入Qn=0，則輸出為1;G3輸入Qn=1，J=1，即全輸入1，輸出為0，可得G1輸出Qn+1=1，G2輸出Qn+1=0，觸發(fā)器翻轉到1狀態(tài)，和原來的狀態(tài)相反。如果觸發(fā)器的初始狀態(tài)為Qn=1，Qn=0，G4輸入全1，輸出0;G3輸入Qn=0，輸出1，可得G2輸出Qn+1=1，得G1輸出Qn+1=0，觸發(fā)器翻轉到0狀態(tài)。因此，在J=K=1時，觸發(fā)器處于翻轉狀態(tài)，即觸發(fā)器的狀態(tài)總是和原來的相反，Qn+1=Qn。同步JK觸發(fā)器在CP=1時的邏輯功能可總結為表7.7。同步JK觸發(fā)器的主要特點:(1)CP=0期間，觸發(fā)器不隨J、K輸入信號的變化而變化，保持不變。(2)CP=1期間，隨J、K輸入信號的多次變化，輸出也多次變化，存在空翻現(xiàn)象。3.2邊沿JK觸發(fā)器1.邏輯符號邊沿JK觸發(fā)器的邏輯符號如圖7.18所示，圖7.18(a)為上升沿國標符號，圖7.18(b)為下降沿國標符號，J、K為輸入信號端。2.邏輯功能邊沿JK觸發(fā)器的邏輯功能和同步JK觸發(fā)器的功能相同，其特性表和特性方程也相同。以下降沿JK觸發(fā)器為例，只有在時鐘脈沖CP下降沿來臨時才會接收J、K輸入的信號，它的特性方程如下:3.用邊沿JK觸發(fā)器構成T觸發(fā)器在時序電路中經常用到T觸發(fā)器，主要用于簡化集成時序邏輯電路，特別是集成計數(shù)器。T觸發(fā)器是根據輸入端T信號的不同，在時鐘脈沖CP邊沿的控制下，具有翻轉和保持功能的電路。而邊沿JK觸