第13章門電路和組合邏輯電路

13.1

分立元件門電路13.2

TTL門電路第13章門電路和組合邏輯電路13.4

組合邏輯電路的分析13.5

加法器13.6

編碼器13.7

譯碼器和數(shù)字顯示13.9

應(yīng)用舉例

一類稱為模擬信號(hào)，它是指時(shí)間上和數(shù)值上的變化都是連續(xù)平滑的信號(hào)，如圖（a）中的正弦信號(hào),處理模擬信號(hào)的電路叫做模擬電路。電子電路中的信號(hào)分為兩大類：

一類稱為數(shù)字信號(hào)，它是指時(shí)間上和數(shù)值上的變化都是不連續(xù)的,如圖（b）中的信號(hào)，處理數(shù)字信號(hào)的電路稱為數(shù)字電路。(b)(a)數(shù)字電路分為兩類：組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路的特點(diǎn)是不具有記憶功能，即輸出變量的狀態(tài)只取決于該時(shí)刻輸入變量的狀態(tài)，而與電路原來的輸出狀態(tài)無關(guān)。13.*邏輯關(guān)系數(shù)字電路是研究輸出變量與輸入變量之間的邏輯關(guān)系。這種關(guān)系用邏輯函數(shù)表示，所以又將數(shù)字電路稱為邏輯電路。一、基本邏輯關(guān)系與、或、非是邏輯代數(shù)中三種最基本的邏輯關(guān)系。與、或、非的邏輯關(guān)系也可以稱為邏輯運(yùn)算或邏輯函數(shù)。1.與邏輯運(yùn)算若決定某一事件的所有條件都滿足這個(gè)事件才發(fā)生，這種邏輯關(guān)系稱為與邏輯關(guān)系或稱與運(yùn)算。

右圖中，只有開關(guān)A和開關(guān)B同時(shí)閉合時(shí)（條件），燈Y才亮（結(jié)果）?？梢姛袅潦录c開關(guān)A、B的關(guān)系是與邏輯關(guān)系。EABY設(shè)開關(guān)閉合用“1”表示，斷開用“0”表示；燈亮用“1”表示，燈暗用“0”表示，則與邏輯關(guān)系的表達(dá)式為Y=A·B。此式表示輸出Y與輸入A、B之間為與運(yùn)算，也稱邏輯乘。ABY&與邏輯符號(hào)ABY000001100111與邏輯真值表

2.或邏輯運(yùn)算若決定某一事件的各個(gè)條件中，只要有一個(gè)滿足，這個(gè)事件就發(fā)生，這種邏輯關(guān)系稱為或邏輯關(guān)系，也稱或運(yùn)算。EABY右圖中，當(dāng)開關(guān)A閉合、開關(guān)B閉合，或開關(guān)A、B均閉合，都使燈亮的事件發(fā)生。

燈亮與開關(guān)的關(guān)系為或邏輯關(guān)系，可用邏輯表達(dá)式Y(jié)=A+B表示，輸出Y與輸入A、B之間為或運(yùn)算，也稱邏輯加。ABY001011100111或邏輯真值表

ABY或邏輯符號(hào)≥

13.非運(yùn)算上述兩種基本運(yùn)算也可以推廣到多輸入變量的情況，例如：Y

=

A

BCD，Y

=

A+B+C等等。若某事件的發(fā)生，取決于條件的否定，即條件滿足事件不發(fā)生，條件不滿足事件發(fā)生。這種邏輯關(guān)系稱為邏輯非。REAY右圖中，當(dāng)開關(guān)A閉合時(shí)燈滅，而開關(guān)A打開時(shí)燈亮。非邏輯關(guān)系的表達(dá)式可寫為A1Y非邏輯符號(hào)AY0011非邏輯真值表

13.1.1門電路的基本概念13.1

分立元件門電路門電路：實(shí)現(xiàn)各種邏輯關(guān)系的電路分析邏輯電路時(shí)只用兩種相反的工作狀態(tài)，并用1或0表示。如：開關(guān)接通用1表示；開關(guān)斷開用0表示。燈亮可用1表示；燈滅可用0表示。正邏輯系統(tǒng)：高電位用1表示，低電位用0表示。負(fù)邏輯系統(tǒng)：高電位用0表示，低電位用1表示。13.1.2二極管與門電路

+12VABCDADBDC設(shè)：uA=

0，uB=

uC=

3.3V

則DA導(dǎo)通，

DB、DC截止。uY

=0.3VuY=0.3VYRY=0uA、uB、uC

中任意一個(gè)或兩個(gè)為0，Y=0設(shè):≥3V為高電位,為邏輯1;

≤0.3V為低電位,為邏輯0;

二極管管壓降為0.3伏。

+12VABCDADBDC設(shè)：

uA=uB=uC=0DA、DB、DC均導(dǎo)通Y=0uY=0.3VYuY=0.3VRuY=3.3V設(shè)：uA=uB=uC=3V

uY

=

3.3V，

Y=1DA、DB、DC都導(dǎo)通

+12VABCDADBDCYR

由以上分析可知：只有當(dāng)A、B、C均為高電平時(shí)，輸出端才為高電平。正好符合與門的邏輯關(guān)系。與邏輯關(guān)系式：Y=ABCABCY&

+12VABCDADBDCYR與門邏輯狀態(tài)表與邏輯關(guān)系式：Y=ABCABCY&ABCY00000000000111100001111010101011與邏輯關(guān)系有0出0，全1出1Y與門工作波形BAYAB&門開啟YBA門封鎖門封鎖與門應(yīng)用舉例

該電路可用于測(cè)量頻率或轉(zhuǎn)速設(shè)：uA=

3.3V，uB=uC=0V

則

DA導(dǎo)通。

uY

=

3.3–0.3

=

3V

DB、DC截止，

Y=1DA

–12VYABCDBDCuY=3VRuA、uB、uC

中任意一個(gè)或兩個(gè)為1，Y

=

113.1.3二極管或門電路DA

–12VYABCDBDC設(shè)：uA=uB=uC=3.3VDA

、DB、DC都導(dǎo)通uY=3VuY=

3V，Y=1RuY=0V設(shè)：uA=uB=uC=0V

DA、DB、DC都導(dǎo)通uY=0V，

Y=0DA

–12VYABCDBDCRDA

–12VYABCDBDCuY

=3VR13.1.3二極管或門電路或邏輯關(guān)系式：Y=A+B+C分析可知：只有當(dāng)A、B、C全為低電平時(shí)，輸出端才為低電平。正好符合或門的邏輯關(guān)系。ABCY>1或門邏輯狀態(tài)表ABCY00010111110111100001111010101011或邏輯關(guān)系式：Y=A+B+CABCY>1或邏輯關(guān)系：有1出1，全0則0或門工作波形BYA設(shè)：uA=3V，T飽和導(dǎo)通。?+UCCRCT–UBBRBRkAYuY=0.3VuY=0.3V，Y=0。13.1.4晶體管非門電路

設(shè)：

uA=0V，

T截止A1Y?RCTRBRkAYuY=UCC?uY=UCC

，Y=1由以上分析可知：當(dāng)A為低電平時(shí)，輸出端為高電平。當(dāng)A為高電平時(shí)，輸出端為低電平。正好符合非門的邏輯關(guān)系。+UCC–UBB非門邏輯狀態(tài)表AY0011非門工作波形YA非邏輯關(guān)系式：ABC&13.1.5與非門和或非門1.與非門ABCY&與非門邏輯狀態(tài)表ABCY00011111110111100001111010101010與非門的邏輯功能：全1出0，有0出1BCAY與非門工作波形1YABC>113.1.5與非門和或非門2.或非門或非門邏輯狀態(tài)表ABCY00001000000111100001111010101010或非門的邏輯功能：全0出1，有1出0ABC>1Y1Y二、復(fù)合邏輯關(guān)系任何復(fù)雜的邏輯關(guān)系都可由三種基本邏輯關(guān)系組合而成，常用的邏輯關(guān)系有與非、或非、與或非、異或、同或等等。名稱邏輯表達(dá)式邏輯符號(hào)功能說明與門Y=A·B輸入全1，輸出為1輸入有0，輸出為0

或門Y=A+B輸入有1，輸出為1輸入全0，輸出為0非門輸入為1，輸出為0輸入為0，輸出為1表9.1.4常用邏輯關(guān)系及其門電路符號(hào)&ABY≥1ABY1AY

名稱邏輯表達(dá)式邏輯符號(hào)功能說明與非門輸入有0，輸出為1輸入全1，輸出為0

或非門輸入有1，輸出為0輸入全0，輸出為1異或門輸入相異，輸出為1輸入相同，輸出為0同或門

=A

B

輸入相同，輸出為1輸入相異，輸出為0與或非門相與有1，輸出為0相與全0，輸出為1&ABY≥1ABY=1ABY

=ABY&ABY≥1CD續(xù)表

+5VABCT1R1R2T2T3T4T5R3R5R4YT1等效電路+5VA

B

CR1C1B113.2.1

TTL與非門電路多發(fā)射極晶體管13.2

TTL門電路+5VABCT1R1R2T2T3T4T5R3R5R4YRL拉電流VB1=1VuY=3.6V?+5VA

B

CR1C1B1(1)“有0出1”的分析

當(dāng)輸入端至少有一個(gè)0時(shí)，設(shè):

VA=0.3V，PN結(jié)導(dǎo)通電壓為0.7V，

則T1基極

電位VB1=0.3+0.7=1VVY=UCC–IB3R2–UBE3–UBE4

5–0.7–0.7=3.6VT2、T5截止,T3、

T4導(dǎo)通,即輸出Y=1B1+5VABCT1R1R2T2T3T4T5R3R5R4Y灌電流T1R1+VccVB1=2.1VVC2=1VuY=0.3V+5VA

B

CR1C1B1(2)“全1出0”的分析當(dāng)輸入端全接高電平時(shí)，設(shè)VA=VB=VC=3.6V，只要VB1=2.1V，即可滿足T2、T5導(dǎo)通的條件，故T2、T5飽和導(dǎo)通。因此VY=0.3V,即輸出Y=0。在T1管基極，VB1被鉗位在2.1V，所以T1的三個(gè)發(fā)射結(jié)均截止。T2的集電極電位VC2=UCE2+UBE5=0.3+0.7=1V

例如：7400為四二輸入與非門，在一片組件內(nèi)集成了四個(gè)二輸入端與非門。7410為三三輸入與非門，7420為雙四輸入與非門等。7400與非門外引線排列圖123456714

13

12

11

10

9

8UCC

4B

4A

4Y

3B3A3Y1A1B

1Y

2A

2B

2Y

地&&&&123456714

13

12

11

10

9

8UCC2D

2CN

2B2A

2Y1A

1B

N

1C

1D1Y地&&7420與非門外引線排列圖

TTL集成門電路組件，是在同一芯片上制作若干個(gè)門電路。13.2.1

TTL與非門電路ABY&E三態(tài)門邏輯符號(hào)

E為控制端且高電平有效，即E=1時(shí)，同TTL與非門，Y=AB；

E=0時(shí)，輸出端為高阻狀態(tài)。AB&E用三態(tài)門接成總線結(jié)構(gòu)AB&EAB&EAB&E13.2.2三態(tài)輸出與非門電路+5VABT1R1R2T2T3T4T5R3R5R4Y?EDE=1時(shí)，D截止，TSL門的輸出狀態(tài)完全取決于輸入端A、B，和一般與非門并無差別，即實(shí)現(xiàn)的邏輯功能。這種狀態(tài)稱為三態(tài)門的正常工作狀態(tài)，或稱有效狀態(tài)。

+5VABT1R1R2T2T3T4T5R3R5R4YEVB1=1VE=0時(shí)，VB1=1V，T2、T5截止；二極管D導(dǎo)通，使VB3=1V，T4截止，輸出端被懸空，處于高阻狀態(tài)。這就是三態(tài)門的第三個(gè)狀態(tài)，或稱禁止態(tài)。VB3=1VDABY&E控制端高電平有效的三態(tài)門邏輯符號(hào)

+5VABT1R1R2T2T3T4T5R3R5R4YD1E控制端(使能端)低電平有效的三態(tài)與非門ABY&控制端低電平有效的三態(tài)門邏輯符號(hào)

13.4

組合邏輯電路的分析13.4.1邏輯代數(shù)邏輯代數(shù)：按一定邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)。邏輯代數(shù)不代表數(shù)，而是代表兩種相互對(duì)立的狀態(tài)。邏輯代數(shù)中的變量稱為邏輯變量。它只能取“0”或“1”。1.邏輯代數(shù)運(yùn)算法則基本運(yùn)算法則吸收律證：反演律或2.三個(gè)基本規(guī)則（1）代入規(guī)則對(duì)于任意一個(gè)含有變量A的等式，若將所有出現(xiàn)A的位置都用一個(gè)邏輯函數(shù)F代替，則等式仍然成立，這個(gè)規(guī)則稱為代入規(guī)則。例9.3.1在等式A+AB=A中，用（C+D）代替A，證明等式仍然成立。證在等式左邊用（C+D）代替A，有(C+D)+(C+D)B=(C+D)(1+B)=C+D可見等式左右相等

，證畢。

請(qǐng)注意：進(jìn)行邏輯運(yùn)算時(shí)，不能簡(jiǎn)單套用普通代數(shù)的運(yùn)算規(guī)則，如：不能進(jìn)行移項(xiàng)和約分的運(yùn)算，因?yàn)樵谶壿嫶鷶?shù)中沒有減法和除法運(yùn)算。

利用反演規(guī)則可方便地求得任一邏輯函數(shù)的反函數(shù)。注意：此例中與、或運(yùn)算的先后順序，不要將上式寫成解

Y的反函數(shù)為例9.3.2設(shè)邏輯函數(shù)，求Y的反函數(shù)。

（2）反演規(guī)則對(duì)于任意一個(gè)函數(shù)表達(dá)式Y(jié)，如果將Y中所有的“”換成“+”，“+”換成“

”；“0”換成“1”，“1”換成“0”；原變量換成反變量，反變量換成原變量，那么所得到的表達(dá)式就是Y的反函數(shù)。這個(gè)規(guī)則叫做反演規(guī)則。例9.3.3設(shè)邏輯函數(shù)，求Y的反函數(shù)。解:Y的反函數(shù)為

注意：此例中上面的“非”，運(yùn)算時(shí)不能去掉。對(duì)偶式：對(duì)任一邏輯函數(shù)Y，如果將Y中的“與”換成“或”，“或”換成“與”，“0”換成“1”，“1”換成“0”。變量不變，得到一個(gè)邏輯函數(shù)式Y(jié)

，Y

稱為Y的對(duì)偶式。對(duì)偶規(guī)則：若兩個(gè)邏輯函數(shù)相等，如Y=F，則它們的對(duì)偶式也相等，即Y

=F

。

（3）對(duì)偶規(guī)則

解

:邏輯函數(shù)Y和F的對(duì)偶式為Y

=A+BC，F(xiàn)

=(A+B)(A+C)由分配律知Y=F，由對(duì)偶規(guī)則知F

=Y

。

例9.3.4邏輯函數(shù)Y=A(B+C)，F(xiàn)=AB+AC，求它們的對(duì)偶式。Y=ABC+ABC+ABCY=ABC+ABC+ABC=ABC+ABC+ABC+ABC=AC(B+B)+AB(C+C)=AC+AB用公式法化簡(jiǎn)例1：化簡(jiǎn)2.邏輯函數(shù)的化簡(jiǎn)[例13.4.1]應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)下列邏輯式[解]3.邏輯函數(shù)的表示方法（1）邏輯狀態(tài)表ABCY00000100000111100001111010101011（2）邏輯式（1）常采用與—或表達(dá)式的形式；（2）在狀態(tài)表中選出使函數(shù)值為1的變量組合；（3）變量值為1的寫成原變量，為

0的寫成反變量，得到其值為1

的乘積項(xiàng)組合。（4）將這些乘積項(xiàng)加起來(邏輯或)

得到“與-或”邏輯函數(shù)式。（3）邏輯圖由邏輯式得到邏輯圖ABC&>111Y&已知組合邏輯電路圖，確定它們的邏輯功能。（2）對(duì)邏輯函數(shù)表達(dá)式化簡(jiǎn)或變換組合邏輯電路：邏輯電路在某一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻電路的輸入信號(hào)所決定。分析步驟：（1）根據(jù)邏輯圖，寫出邏輯函數(shù)表達(dá)式（4）由狀態(tài)表確定邏輯電路的功能（3）根據(jù)最簡(jiǎn)表達(dá)式列出狀態(tài)表13.4.2組合邏輯電路的分析[例13.4.3]分析下圖邏輯電路的功能。狀態(tài)表ABY000011101110功能:當(dāng)A、B取值不相同時(shí)，輸出為1。是異或門。AB=1YY&&&AB&異或門符號(hào)例：組合邏輯電路輸入端A、B、

C和輸出端Y的波形如圖所示。寫出其“與非-與非”表達(dá)式，并用最少的與非門組成該邏輯電路(畫出邏輯電路圖)。ABCY解：ABCY01011101011010100110011111100001真值表&BCY邏輯電路圖根據(jù)給定的邏輯要求，設(shè)計(jì)出邏輯電路圖。設(shè)計(jì)步驟：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變量，列出狀態(tài)表；11.4組合邏輯電路的設(shè)計(jì)（2）由狀態(tài)表寫出邏輯函數(shù)表達(dá)式；（3）化簡(jiǎn)邏輯函數(shù)表達(dá)式；（4）畫出邏輯圖。三人表決電路例11.4.1：設(shè)計(jì)三人表決電路，用門電路實(shí)現(xiàn)。10A+5VBCRYR例11.4.1.設(shè)計(jì)一個(gè)三人表決邏輯電路。解:(1)定義輸入輸出邏輯變量,

輸入邏輯變量：三人投票用A、B、C表示：同意為1，不同意為0；輸出邏輯變量：投票結(jié)果用Y表示：通過為1，否決為0。（2）根據(jù)題意，列出真值表；ABCY00000001101110001111010010111011狀態(tài)表（3）化簡(jiǎn)得與或表達(dá)式：Y=AB+AC+BC10A+5VBCRYY

=AB

+BC

+AC≥1&&&用與門和或門實(shí)現(xiàn)三人表決電路10A+5VBCRY&&&&用與非門實(shí)現(xiàn)Y

=

ABACBCˉˉˉˉˉˉˉˉˉˉˉˉˉˉ三人表決電路例2：設(shè)計(jì)交通燈報(bào)警電路，畫出邏輯電路圖，要求用與非門實(shí)現(xiàn)。01000011解：輸入A,B,C分別代表紅,黃,綠燈:燈亮為1,燈滅為0;Y表示輸出:報(bào)警Y=1,不報(bào)警Y=0。寫邏輯表達(dá)式:Y=1的最小項(xiàng)之和Y=ABC+ABC+ABC化簡(jiǎn)Y=ABC+AC=ABC?AC報(bào)警紅

黃

綠YABC000011100011110100101101狀態(tài)表Y=ABC+AC=ABC?AC解：1&ABYC11&≥1用與非門實(shí)現(xiàn)用任意門實(shí)現(xiàn)1&ABYC1&&1報(bào)警紅

黃

綠01000011YABC000011100011110100101101狀態(tài)表13.6.1二—十進(jìn)制編碼器編碼：用數(shù)字或符號(hào)來表示某一對(duì)象或信號(hào)的過程稱為編碼。

在數(shù)字電路中，一般用的是二進(jìn)制編碼，n位二進(jìn)制代碼可以表示2n個(gè)信號(hào)將十進(jìn)制的十個(gè)數(shù)0、1、2…9編成二進(jìn)制代碼的電路稱二-十進(jìn)制編碼器，這種二-十進(jìn)制代碼稱BCD碼。13.6

編碼器1.二進(jìn)制代碼的位數(shù)十個(gè)數(shù)碼，取n等于4。2.列編碼表四位二進(jìn)制代碼共有十六種狀態(tài)，取任何十種狀態(tài)都可以表示0~9十個(gè)數(shù)。

8421編碼是在四位二進(jìn)制代碼的十六種狀態(tài)中，取出前十種狀態(tài)，表示0~9十個(gè)數(shù)，后六個(gè)狀態(tài)去掉。8421編碼表00000100012001030011401005010160110701118100091001輸入十進(jìn)制數(shù)輸出Y3Y2Y1Y0（I0）（I1）（I2）（I3）（I4）（I5）（I6）（I7）（I8）（I9）3.由編碼表寫出邏輯式00000100012001030011401005010160110701118100091001輸入十進(jìn)制數(shù)輸出Y3Y2Y1Y0（I0）（I1）（I2）（I3）（I4）（I5）（I6）（I7）（I8）（I9）&&&&???????????????+5V1k10Y30123456789

01114.由邏輯式畫出邏輯圖Y2Y1Y0S0S1S2S3S4S5S6S7S8S9Y3Y2Y1Y0=011113.7

譯碼器和數(shù)字顯示

譯碼是編碼的逆過程，將二進(jìn)制代碼按編碼時(shí)的原意翻譯成對(duì)應(yīng)的信號(hào)或十進(jìn)制數(shù)碼（輸出）。13.7.1二進(jìn)制譯碼器例如：2線-4線譯碼器、3線-8線譯碼器、

4線-16線譯碼器等?，F(xiàn)以2-4線譯碼器74LS139為例說明?！ざM(jìn)制代碼輸入端：A1、A0譯碼輸出端：S使能端（使能控制端）（1）使能端低電平有效S=1時(shí)，不論A1、A0是何值，輸出均為高電平，譯碼器不能正常工作S=0時(shí)，四個(gè)輸出與非門處于開啟狀態(tài)，譯碼器正常工作＆＆＆＆11A0A1S111Y3Y2Y1Y0A0A1S2-4線譯碼器74LS139

輸入

輸出

S

A1A0

Y0Y1Y2Y3

10000

XX00011011

11110111101111011110狀態(tài)表（2）譯碼器輸出低電平有效輸入A1、A0為兩位二進(jìn)制數(shù)碼，輸出為反碼。選通端為低電平有效，即=0時(shí)，根據(jù)A1、A0的輸入狀態(tài)，輸出之一為0，其余輸出為1；而=1時(shí)，禁止譯碼，無論輸入為何種狀態(tài)，輸出均為1。abfgecd?fg

abedc?+++++abcde

f

g共陰極接法?+UCC?abcdefg共陽極接法1.半導(dǎo)體數(shù)碼管將十進(jìn)制數(shù)碼管分成七個(gè)字段，每段為一個(gè)發(fā)光二極管。13.7.2

二—十進(jìn)制顯示譯碼器74LS248A1A2LTIB/YBRIBRA3A0

地

+UCCYf

Yg

Ya

Yb

Yc

YdYeYa~Yg:

譯碼器輸出端，與共陰極半導(dǎo)體數(shù)碼管中對(duì)應(yīng)字段ag的管腳相連。

LT:

燈測(cè)試輸入端A3A0：8421碼輸入端IB：滅燈輸入端IBR：滅零輸入端YBR：滅零輸出端(2)74LS248七段字形顯示譯碼器16151413

12

1110

912345

6

7874LS248七段字形顯示譯碼器狀態(tài)表A3A2A1A0Ya

Yb

Yc

YdYeYf

Yg

顯示字形0000111111000010

11

0000…..100011111111001111

0

1111

10

1

1010010A3A2A1A0YaYbYcYdYeYf

YgabcdefgR+5V74LS248共陰極數(shù)碼管A3A2A1A074LS248與共陰極數(shù)碼管的連接abfgecdIBRYBRIBRYBRIBRYBRIBRYBRIBRYBRIBRYBR0000001011100000000011100110滅零控制示意圖20

7.03A3A2A1A0IBR：滅零輸入端YBR：滅零輸出端IBR=0且四個(gè)輸入端也都為0時(shí)，使零熄滅當(dāng)本位是零且被熄滅時(shí)輸出為0，否則為113.9

應(yīng)用舉例11111111>11KA1k

MDL+12V+12V~220VDKAT1T2HL1k

ABCD正常工作時(shí)，ABCD=1111，T1導(dǎo)通，M轉(zhuǎn)動(dòng)，T2截止，蜂鳴器DL不響，指示燈HL全亮。1111001111113.9.1

故障報(bào)警器M13.9

應(yīng)用舉例11111111>11KA1k

MDL+12V+12V~220VDKAT1T2HL1k

ABCD不正常工作時(shí)，ABCD=0111，T1截止，M停轉(zhuǎn)，T2導(dǎo)通，蜂鳴器DL響，指示燈HL不全亮。0111110011113.9.1

故障報(bào)警器[例]圖所示是一個(gè)密碼鎖控制電路。開鎖條件：

(1)要撥對(duì)密碼；(2)將開鎖開關(guān)S閉合。如果以上兩個(gè)條件都得到滿足，開鎖信號(hào)為1，報(bào)警信號(hào)為0，鎖打開而不報(bào)警。否則開鎖信號(hào)為0，報(bào)警信號(hào)為1，試分析該電路的密碼是多少？&1&1&ACY1BD1+5VRY2開鎖信號(hào)報(bào)警信號(hào)13.9.2

電子鎖SP36713.4.9P368

13.4.15實(shí)驗(yàn)3.1中的（3）交通信號(hào)燈故障報(bào)警電路的設(shè)計(jì)

P36613.2.1,13.4.1(2)、(3)P367

13.4.2(1),13.4.4,13.4.5(1)第十三章作業(yè)第一次第二次Z.卡諾圖化簡(jiǎn)法卡諾圖是一種將真值表按一定的編碼規(guī)則排列而成的方格圖。利用卡諾圖，不僅可以表示邏輯函數(shù)，而且可以方便、直觀地化簡(jiǎn)邏輯函數(shù)，并得到最簡(jiǎn)的邏輯表達(dá)式。（1）最小項(xiàng)最小項(xiàng)是由全部輸入變量組成的乘積項(xiàng)，每個(gè)變量在乘積項(xiàng)中以原變量或反變量出現(xiàn)一次，且僅出現(xiàn)一次。如：當(dāng)n

=

2，最小項(xiàng)有4個(gè)：，，，AB。當(dāng)n=3，最小項(xiàng)有8個(gè)：，，，，，，，ABC。當(dāng)n=4，最小項(xiàng)有16個(gè)：，，……，ABCD。若有n個(gè)輸入變量，則有2n個(gè)最小項(xiàng)最小項(xiàng)編號(hào):以最小項(xiàng)取值所對(duì)應(yīng)的十進(jìn)制數(shù)作為其編號(hào)。例如：與001對(duì)應(yīng)，所以,而ABC=m7。其中m表示最小項(xiàng)，下標(biāo)即是最小項(xiàng)的編號(hào)。

任意邏輯函數(shù)可以用最小項(xiàng)之和來表示，可采用配項(xiàng)法或列真值表的方法實(shí)現(xiàn)這一目的，它是該邏輯函數(shù)唯一的標(biāo)準(zhǔn)“與或”表達(dá)式。例

將邏輯函數(shù)Y=AB+BC+AC表示成最小項(xiàng)之和的形式。(三人表決)解：利用配項(xiàng)法導(dǎo)出Y=AB+BC+AC最小項(xiàng)的個(gè)數(shù)與真值表的行數(shù)相同，因此可以將真值表內(nèi)輸出變量與輸入變量的對(duì)應(yīng)關(guān)系用卡諾圖表示。（2）用最小項(xiàng)表示邏輯函數(shù)

AB0101m0m3m2m1AB二變量卡諾圖ABC0001111001m0m1m3m2m4m5m7m6ABC三變量卡諾圖ABCD0001111000011110m0m1m3m2m4m5m7m6m12m13m15m14m8m9m11m10四變量卡諾圖（a）n變量卡諾圖有2n個(gè)小方格，圖中每一個(gè)小方格對(duì)應(yīng)一個(gè)輸入變量的最小項(xiàng)?？ㄖZ圖的構(gòu)造規(guī)則為：（b）任意相鄰的兩個(gè)小方格，其輸入變量的取值只能有一位不同，且這一位不同是互為取“反”的，這一點(diǎn)稱為邏輯相鄰性，由此可以將卡諾圖看成是一個(gè)球面的展開圖。

（3）用卡諾圖表示邏輯函數(shù)卡諾圖的左邊和上邊為輸入變量的取值，內(nèi)部為輸出變量Y與2n個(gè)最小項(xiàng)相對(duì)應(yīng)的取值。對(duì)某一邏輯函數(shù)來說，由于用最小項(xiàng)表示的標(biāo)準(zhǔn)“與或”表達(dá)式是唯一的，所以卡諾圖也是唯一的。先將邏輯函數(shù)Y表示成最小項(xiàng)之和，再根據(jù)最小項(xiàng)編號(hào)找到相應(yīng)的小方格，填入對(duì)應(yīng)的輸出值。另一種方法是列出邏輯函數(shù)的真值表，再用同樣方法填入卡諾圖。例

用卡諾圖表示：邏輯函數(shù)Y=AB+BC+AC。解：由上例，已得出邏輯函數(shù)Y的最小項(xiàng)表達(dá)式為Y=AB+BC+ACABC0001111001001001

1

1

（4）卡諾圖化簡(jiǎn)法利用邏輯代數(shù)中的互補(bǔ)律，將卡諾圖中邏輯相鄰的兩個(gè)輸出為1的方格合并，即可消去一個(gè)變量。這種利用卡諾圖對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)的方法稱為卡諾圖化簡(jiǎn)法。

畫合并圈：將相鄰的“1”格按2n個(gè)格（n為整數(shù)，如21個(gè)格、22個(gè)格、23個(gè)格等）圈為一組，直到所有的“1”格全部被覆蓋為止。（a）化簡(jiǎn)步驟：

畫出該邏輯函數(shù)的卡諾圖。

相鄰的2n個(gè)格子圈為一組，消去n個(gè)變量，如：2個(gè)格消去1個(gè)變量，4個(gè)格消去2個(gè)變量，8個(gè)格消去3個(gè)變量。

每個(gè)合并圈中要有新的未被圈過的“1”格。如果某一個(gè)合并圈中所有“1”格均被別的圈所包圍，由此圈所表示的乘積項(xiàng)是多余的，稱為冗余項(xiàng)。

合并圈按2n越大越好，（乘積項(xiàng)中因子少）。

合并圈個(gè)數(shù)越少越好，（乘積項(xiàng)數(shù)目少）。

由于A+A=A，所以同一個(gè)“1”格可以圈多次。（b）為使邏輯函數(shù)化到最簡(jiǎn)，在畫合并圈時(shí)，應(yīng)遵循下列原則：

將每個(gè)合并圈所表示的乘積項(xiàng)相加，得到化簡(jiǎn)后的與或表達(dá)式。ACABABC000111100111100000同理m6、m7合并，化簡(jiǎn)為AB，在化簡(jiǎn)過程中，m7被使用了兩次。由卡諾圖得到最簡(jiǎn)與或表達(dá)式

Y=AB+ACAY&&≥1CB據(jù)此可畫出邏輯圖例