第4章 組合邏輯電路

第4章組合邏輯電路第4章組合邏輯電路1作業(yè)4-1c)4-44-51）4-61）4-74-94-10（參考）驗(yàn)證在計(jì)算機(jī)上完成。第4章組合邏輯電路2目錄4.1 概述4.2 組合邏輯電路的分析4.3 組合電路的設(shè)計(jì)4.4 組合邏輯電路中的競爭和冒險(xiǎn)4.5 組合電路的系統(tǒng)應(yīng)用第4章組合邏輯電路34.1概述組合電路由邏輯門組成的多輸入、多輸出（或單輸出）的邏輯電路。如：n個輸入（x1~x

n）、m個輸出（z

1~zm）的組合電路。第4章組合邏輯電路44.2組合電路的分析分析要求：就是根據(jù)已知邏輯電路，通過邏輯表達(dá)式、真值表等過程，分析其邏輯功能。

一般步驟：根據(jù)電路→邏輯式（化簡）→真值表→判斷邏輯功能

4.2.1組合電路分析的一般步驟第4章組合邏輯電路5

例：分析某四輸入、兩輸出的邏輯電路第4章組合邏輯電路6第二步：寫出真值表00其它000011111111101101101101111111F2F1ABCD第一步：根據(jù)邏輯圖寫出邏輯式第三步：分析功能功能：ABCD中多數(shù)為1時，F(xiàn)1=1；ABCD全為1時，F(xiàn)2

=1。表決電路:多數(shù)通過和一致通過。第4章組合邏輯電路71、加法器例1：由5個邏輯門組成的2輸入、2輸出邏輯電路

4.2.2常用組合電路及其分析

邏輯式第4章組合邏輯電路8真值表0010100100011011SCAB半加運(yùn)算

A1

A0+B1B0

C1S1S0進(jìn)位C0

A1A0和B1B0兩個兩位二進(jìn)制數(shù)相加，其當(dāng)A

0和B0相加時，因沒有低位進(jìn)位，只考慮本位和（S0）和進(jìn)位（C0）。這種加法運(yùn)算稱為“半加”運(yùn)算。實(shí)現(xiàn)半加運(yùn)算的電路稱為“半加器”。

第4章組合邏輯電路9

兩個高位數(shù)（A1、B1）相加時，必須考慮可能來自低位的進(jìn)位（C0），這種運(yùn)算稱為“全加”。實(shí)現(xiàn)全加運(yùn)算的電路稱為全加器。顯然，一位全加器是一個3輸入、2輸出的組合電路。半加器的邏輯符號ΣCOSCABΣCOSiCiAiBi全加器的邏輯符號Ci-1CI第4章組合邏輯電路10例2：分析邏輯電路

這是一個由12個門組成的3輸入、2輸出組合邏輯電路。第4章組合邏輯電路11邏輯式真值表0010100110010111000001010011100101110111Si

CiAi

Bi

Ci-1功能：符合全加運(yùn)算的規(guī)律，所以該電路為全加器。第4章組合邏輯電路12

例3：全加器的應(yīng)用—組成多位全加器用4個一位全加器組成4位全加器第4章組合邏輯電路13例4：分析4位全加器應(yīng)用電路4位全加器S0S1S2S3COCIB0B1B2B3A0A1A2A3

D0

D1

D2

D3

D4CBA0第4章組合邏輯電路14例4：分析4位全加器應(yīng)用電路D4

D3

D2

D1

D0ABC0000000011001100100101100011111001010101000001010011100101110111輸出輸入

可以看出，當(dāng)輸入為000~111時，輸出始終為相應(yīng)輸入值的3倍（二進(jìn)制表示），所以，這是一個“×3”電路。第4章組合邏輯電路15例5：實(shí)現(xiàn)減法運(yùn)算4位全加器S0S1S2S3COCIB0B1B2B3A0A1A2A31B0’B1’B2’B3’A0’A1’A2’A3’分析：A加B的補(bǔ)碼（反碼+1），相當(dāng)于進(jìn)行A減B的運(yùn)算。

第4章組合邏輯電路16

如1100－0101相當(dāng)于1100＋1010＋１，等于01114位全加器S0S1S2S3COCIB0B1B2B3A0A1A2A3110100011第4章組合邏輯電路17補(bǔ)充：全減器兩個數(shù)相減時，考慮可能來自低位的借位，這種運(yùn)算稱為“全減”。實(shí)現(xiàn)全減運(yùn)算的電路稱為全減器。顯然，一位全減器也是一個3輸入、2輸出的組合電路。真值表0011110110000011000001010011100101110111Di

CiAi

Bi

Ci-1第4章組合邏輯電路182、數(shù)據(jù)選擇器1）功能

在控制信號作用下。從多個輸入信號中選擇一個信號到輸出。如從4路信號（D0~D3）中選一個到輸出（F），稱為

4選1數(shù)據(jù)選擇器。

第4章組合邏輯電路192）原理分析第4章組合邏輯電路20第一步：根據(jù)邏輯圖寫出邏輯式第二步：根據(jù)邏輯式寫出真值表0D0D1D2D3任意0001101110000FA1

A0第三步：分析功能

為選通端、低電平有效。控制端A1A0為00、01、10、11時，分別選中D0、D1、D2、D3到輸出F—4選1數(shù)據(jù)選擇器。第4章組合邏輯電路213）選擇器的自擴(kuò)展

數(shù)據(jù)選擇器的自擴(kuò)展就是用多片某類選擇器構(gòu)成更大選擇范圍的選擇器。如利用兩個4選1數(shù)據(jù)選擇器實(shí)現(xiàn)從8個輸入信號中進(jìn)行選擇的要求（構(gòu)成8選1數(shù)據(jù)選擇器）。第4章組合邏輯電路22例：將雙4選1數(shù)據(jù)選擇器擴(kuò)展為8選1選擇器74153內(nèi)部有兩個獨(dú)立的4選1數(shù)據(jù)選擇器，利用擴(kuò)展端A2控制兩個選通端，在A2為0、1時各有一個選擇器工作，實(shí)現(xiàn)8選1選擇器的功能。第4章組合邏輯電路231）功能

與數(shù)據(jù)選擇器的功能相反，多路分配器可以在通道選擇端的作用下，將一個數(shù)據(jù)分別送到多個輸出端。3、數(shù)據(jù)分配器第4章組合邏輯電路242）原理分析—4路分配器首先寫出邏輯式：第4章組合邏輯電路25然后寫出真值表D0=DD1=DD2=DD3=D00011011輸出A1A04路分配器D0D1D2D3DA1A0功能

—當(dāng)A1A0為不同組合時，輸入數(shù)據(jù)（D）可以有選擇地被分配到D0~D3四路輸出中，實(shí)現(xiàn)了數(shù)據(jù)的多路分配。邏輯符號第4章組合邏輯電路261）編碼的概念

用數(shù)碼信號表示特定對象的過程稱為編碼，如運(yùn)動員號碼、身份證號碼、漢字編碼等。2）二進(jìn)制編碼用多位二進(jìn)制數(shù)形成一組二進(jìn)制代碼，如果將代碼賦予特定的含義，就稱為二進(jìn)制編碼。如計(jì)算機(jī)、計(jì)數(shù)器的鍵盤和按鍵，可將數(shù)字、符號轉(zhuǎn)換為相應(yīng)的二進(jìn)制代碼，是典型的編碼器。4、編碼器第4章組合邏輯電路27輸出0100（4）鍵盤或按鍵的編碼工作第4章組合邏輯電路28輸入10個高、低電平信號，輸出4位二進(jìn)制數(shù)。如5有效（0或1），即對5編碼，輸出0101（原碼）或1010（反碼）10線-4線普通編碼器輸出0101（原碼）第4章組合邏輯電路293）8線－3線編碼器原理

這是一個8輸入、3輸出的組合電路。首先根據(jù)邏輯圖寫出邏輯式：第4章組合邏輯電路30

然后根據(jù)邏輯表達(dá)式寫出真值表：0000010100111001011101111000000001000000001000000001000000001000000001000000001000000001F2

F1

F0

I0

I1

I2

I3

I4

I5

I6

I7輸出原碼輸入1有效

從真值表可看出，8個輸入中同一時刻只有一個1有效，編碼器將該信號轉(zhuǎn)換為相應(yīng)的二進(jìn)制代碼（原碼表示）當(dāng)有多個同時輸入有效時，則需采用優(yōu)先編碼器，參見組合電路的設(shè)計(jì)。第4章組合邏輯電路31設(shè)計(jì)組合電路時，由于所設(shè)計(jì)的電路功能、復(fù)雜程度不同，所需的邏輯門電路從幾個、幾十個到數(shù)百個甚至更多。應(yīng)該根據(jù)實(shí)際要求，選擇不同規(guī)模的集成電路。4.3組合電路的設(shè)計(jì)

4.3.1概述實(shí)際問題用小規(guī)模集成電路（SSI）實(shí)現(xiàn)SSI—各種邏輯門用中規(guī)模集成電路（MSI）實(shí)現(xiàn)MSI—譯碼器、選擇器等用大規(guī)模集成電路（LSI）實(shí)現(xiàn)LSI—存儲器、可編程器件等第4章組合邏輯電路321、設(shè)計(jì)的一般步驟

4.3.2用小規(guī)模集成電路設(shè)計(jì)組合電路第4章組合邏輯電路33例：設(shè)計(jì)三人表決電路第一步：實(shí)際問題邏輯化。輸入A、B、C同意為1、不同意為0；表決結(jié)果F通過為1、否則為0。第二步：根據(jù)要求寫真值表00010111000001010011100101110111FABC第4章組合邏輯電路34第三步：根據(jù)真值表寫出邏輯式1、如選用與門和或門實(shí)現(xiàn)，化為最簡與－或式：2、如完全選用與非門實(shí)現(xiàn)，則將最簡與－或式變換為與非－與非式與非－與非式第4章組合邏輯電路35第四步：根據(jù)邏輯式畫邏輯圖用與門和或門實(shí)現(xiàn)用與非門實(shí)現(xiàn)第4章組合邏輯電路361、優(yōu)先編碼器的設(shè)計(jì)及應(yīng)用功能：允許多個輸入同時有效，按規(guī)定的優(yōu)先級別進(jìn)行編碼。例：設(shè)計(jì)一個10線-4線優(yōu)先編碼器，輸入I0~I9（低電平輸入有效）、輸出反碼、優(yōu)先級自高向低為：I9I8····I1I04.3.3常用組合電路及設(shè)計(jì)第4章組合邏輯電路37要求設(shè)計(jì)的優(yōu)先編碼器示意圖優(yōu)先順序I0I5I9Y3Y011010011111010表示輸出反碼表示輸入低電平有效如輸入11110010115有效，輸出1010（5的反碼）第4章組合邏輯電路38連接關(guān)系I0I5I9Y3Y0Y3Y0I0I5I9第4章組合邏輯電路39第一步：按要求寫出真值表1111011001111000100110101011110011011110×11

1

11

1

1

1

1×××××××××0××××××××0

1×××××××0

1

1××××××0

1

1

1×××××0

1

1

11××××0

1

1

1

1

1×××0

1

1

1

11

1××

0

1

1

11

11

1×0

1111

1

111輸出輸入第4章組合邏輯電路40第二步：寫出邏輯式第4章組合邏輯電路41第二步：寫出邏輯式化簡后，得：第4章組合邏輯電路42例：典型優(yōu)先編碼器（148）及擴(kuò)展應(yīng)用74LS148為8線-3線優(yōu)先編碼器，輸入低電平有效、輸出反碼，優(yōu)先順序?yàn)椋河芯幋a輸出時為0輸出反碼無編碼輸出時為0選通端0有效優(yōu)先級別第4章組合邏輯電路438線-3線優(yōu)先編碼器的真值表11011010101010101010111111000001010011100101110111XXXXXXXX111111110XXXXXXX10XXXXXX110XXXXX1110XXXX11110XXX111110XX1111110X111111101000000000輸出輸入

第4章組合邏輯電路44優(yōu)先編碼器的擴(kuò)展：用兩片148組成為16線-4線優(yōu)先編碼器第4章組合邏輯電路45優(yōu)先編碼器的擴(kuò)展：

用兩片148組成為16線-4線優(yōu)先編碼器輸出為原碼第4章組合邏輯電路46譯碼是編碼的逆過程，即將代碼“翻譯”為特定的對象。將一組二進(jìn)制代碼“翻譯”為一組高低電平信號。能實(shí)現(xiàn)譯碼功能的電路稱為譯碼器。譯碼器也是一種多輸入多輸出的組合邏輯電路。2、譯碼器的設(shè)計(jì)及應(yīng)用二－十進(jìn)制譯碼器通用譯碼器顯示譯碼器二進(jìn)制譯碼器代碼轉(zhuǎn)換器譯碼器1）譯碼器的種類第4章組合邏輯電路47將n位二進(jìn)制代碼，譯為特定含義的2n個輸出信號，稱為二進(jìn)制譯碼器。常用的有2線-4線譯碼器、3線-8線譯碼器和4線-16線譯碼器等。2）二進(jìn)制譯碼器第4章組合邏輯電路48例：設(shè)計(jì)3線-8線譯碼器，輸入原碼、輸出高電平有效。分析，該電路為3輸入、8輸出的組合電路。當(dāng)輸入為000~111時，8個輸出依次為高電平。例如若ABC為110，則F7～F0為010000003線-8線譯碼器ABCF7F0第4章組合邏輯電路49第一步：按照要求寫真值表0000000100000010000001000000100000010000001000000100000010000000000001010011100101110111F7

F6

F5

F4

F3

F2

F1

F0ABC第二步：寫邏輯式第4章組合邏輯電路50第三步：畫邏輯圖每個輸出都是輸入變量的最小項(xiàng)，因此又稱為最小項(xiàng)譯碼器。第4章組合邏輯電路51

74LS138為

3線-8線譯碼器，輸入原碼、輸出低電平有效。選通端時工作。A2A1

A0=101時，輸出：二進(jìn)制譯碼器的典型產(chǎn)品—74LS138選通端低電平輸出有效原碼輸入第4章組合邏輯電路5274LS138的功能表輸入端輸出端選通端第4章組合邏輯電路5374LS138的擴(kuò)展—組成4線-16線譯碼器第4章組合邏輯電路54功能：輸入

4位二進(jìn)制代碼，輸出10路高低電平信號例：74LS42輸入（0000~1001）為原碼、輸出（F9~F0）為高電平有效。3）二－

十進(jìn)制譯碼器4線-10線譯碼器A3A2A1A0F9F0第4章組合邏輯電路55功能：將4位二進(jìn)制代碼，譯為數(shù)碼顯示器所需的信號。如七段數(shù)碼顯示器，則譯為7個顯示信號，通過數(shù)碼管顯示相應(yīng)的數(shù)字。4）顯示譯碼器第4章組合邏輯電路56顯示譯碼器與七段數(shù)碼顯示器第4章組合邏輯電路57由七個發(fā)光二極管（a、b、c、d、e、f、g）組成，根據(jù)顯示代碼的不同，可以顯示數(shù)字及部分英文字母。七段數(shù)碼顯示器/半導(dǎo)體數(shù)碼管陽極陰極發(fā)光二極管導(dǎo)通時發(fā)光數(shù)碼管的接法有兩種：共陰極和共陽極。第4章組合邏輯電路58

如果七個發(fā)光二極管的陰極接在一起并接地，稱為共陰極接法。顯示代碼（a~g）為高電平時，相應(yīng)的發(fā)光二極管導(dǎo)通并發(fā)光。例如：a~g為1111001時，顯示3

共陰極數(shù)碼管第4章組合邏輯電路59

如果七個發(fā)光二極管的陽極接在一起并接電源，稱為共陽極接法。顯示代碼（a~g）為低電平時，相應(yīng)的發(fā)光二極管導(dǎo)通并發(fā)光。例如：a~g為01100000時，顯示

E共陽極數(shù)碼管第4章組合邏輯電路60按照顯示的要求（數(shù)字、字母等）及數(shù)碼管的結(jié)構(gòu)（共陽極或共陰極），根據(jù)組合電路的設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。例：設(shè)計(jì)一個七段顯示譯碼器，將0000、0001、0010······1001（8421BCD碼），用共陰極接法的半導(dǎo)體七段顯示器依次顯示為0、1······9七段顯示譯碼器的設(shè)計(jì)第4章組合邏輯電路61無關(guān)項(xiàng)其他012345678911111100110000100110111110010110011101101110111101110000111111011110110000000100100011010001010110011110001001abcdefgABCD顯示數(shù)字輸出輸入第一步：按照要求及數(shù)碼管的結(jié)構(gòu)，寫出真值表第4章組合邏輯電路62第二步：根據(jù)真值表寫出邏輯式（可利用無關(guān)項(xiàng)化簡）第三步：根據(jù)邏輯式畫邏輯圖（略）第4章組合邏輯電路6374LS47：輸出低電平有效，用于共陽極數(shù)碼管74LS48：輸出高電平有效，用于共陰極數(shù)碼管典型的BCD-七段顯示譯碼器

（4線-7線譯碼器）BCD碼輸入測試輸入熄滅輸入/滅0輸出滅0輸入顯示信號輸出第4章組合邏輯電路6474LS48的功能表1）燈測試輸入：為低電平時，數(shù)碼管應(yīng)顯示“8”。正常使用，應(yīng)接高電平。2）滅零輸入：為低電平，且A3A2A1A0=0時，數(shù)碼管不顯示（滅）。第4章組合邏輯電路653）熄滅輸入/滅零輸出：雙重功能的輸入/輸出端。輸入：外加低電平時，所有發(fā)光二極管熄滅。輸出：當(dāng)A3A2A1A0為0時，輸出為0。74LS48的功能表第4章組合邏輯電路66多位顯示電路，整數(shù)部分的最高位和小數(shù)部分的最低位不顯示0，如這兩位為0則熄滅，同時整數(shù)部分的次高位和小數(shù)部分的次低位也不能顯示0。但小數(shù)點(diǎn)前后兩位應(yīng)能顯示0。例：滅0、熄滅功能的應(yīng)用—多位數(shù)字顯示第4章組合邏輯電路671）功能比較兩個相同位數(shù)的二進(jìn)制數(shù)的大小，由FA=B、FA<B、FA>B

三個輸出表示比較的結(jié)果。3、數(shù)值比較器的設(shè)計(jì)與應(yīng)用第4章組合邏輯電路68

A、B

均為一位二進(jìn)制數(shù)，輸出為

FA>B、FA=B、FA<B

，根據(jù)要求寫出真值表：2）一位比較器的設(shè)計(jì)01000110001000011011FA>BFA=BFA<BAB第4章組合邏輯電路69根據(jù)真值表寫出邏輯式：根據(jù)邏輯式畫邏輯圖01000110001000011011FA>BFA=BFA<BAB第4章組合邏輯電路703）多位數(shù)值比較器的設(shè)計(jì)如A、B是兩個多位二進(jìn)制數(shù)，則應(yīng)從最高位開始比較依次比較，只有各位數(shù)相比全部相等時，兩數(shù)才相等。例：設(shè)計(jì)4位比較器，A、B均為4位二進(jìn)制數(shù)。首先寫出真值表：第4章組合邏輯電路71四位比較器真值表100001100001100001100001010××××××A0>

B0A0<

B0A0=

B0××××A1>

B1A1<

B1A1=

B1A1=

B1A1=

B1××A2>

B2A2<

B2A2=

B2A2=

B2A2=

B2A2=

B2A2=

B2A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3FA>BFA=BFA<BA0B0A1B1A2B2A3B3輸出輸入第4章組合邏輯電路72寫出邏輯式（邏輯圖略）：第4章組合邏輯電路73集成化4位比較器（74LS85）及級聯(lián)特點(diǎn)：能進(jìn)行兩個4位二進(jìn)制數(shù)比較，為擴(kuò)展使用，增加級聯(lián)輸入端。例：用兩片74LS85進(jìn)行8位數(shù)比較。第4章組合邏輯電路74組合邏輯電路除可用門電路（如與非門）實(shí)現(xiàn)外，也可采用中規(guī)模集成器件實(shí)現(xiàn)。采用中規(guī)模器件（一般指譯碼器、數(shù)據(jù)選擇器和全加器）設(shè)計(jì)組合電路，應(yīng)對邏輯函數(shù)進(jìn)行變換，得到與指定器件相一致的表達(dá)式。4.3.4用中規(guī)模集成電路設(shè)計(jì)組合電路第4章組合邏輯電路75用數(shù)據(jù)選擇器、譯碼器設(shè)計(jì)的思路實(shí)際問題數(shù)據(jù)選擇器（4選1）譯碼器選擇器為最小項(xiàng)之和譯碼器由2n個最小項(xiàng)組成實(shí)現(xiàn)第4章組合邏輯電路76（1）用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)例：設(shè)計(jì)三人表決電路通過真值表，得到邏輯表達(dá)式：1、用數(shù)據(jù)選擇器設(shè)計(jì)組合電路第4章組合邏輯電路77（1）用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)方法一：選用8選1數(shù)據(jù)選擇器（用3個控制端的選擇器實(shí)現(xiàn)3變量的組合電路）。寫出8選1數(shù)據(jù)選擇器的邏輯式：第4章組合邏輯電路78兩式比較，令：

A2=A、A1=B、A0=C、則，D0=D1=D2=D4=0D3=D5=D6=D7=1兩式相等，實(shí)現(xiàn)所要求的邏輯功能。F第4章組合邏輯電路79方法二：用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)

用2個控制端的選擇器實(shí)現(xiàn)3變量邏輯函數(shù)，需分離出多余的變量。

4選1選擇器的邏輯式：將所需設(shè)計(jì)邏輯式進(jìn)行變換：令：第4章組合邏輯電路80則兩式相等，實(shí)現(xiàn)所要求的邏輯功能令：第4章組合邏輯電路81用數(shù)據(jù)選擇器設(shè)計(jì)邏輯函數(shù)小結(jié)1）如果邏輯函數(shù)輸入變量數(shù)與數(shù)據(jù)選擇器控制端數(shù)量相同（如用8選1實(shí)現(xiàn)3變量函數(shù)），則輸入變量與控制變量一一相接，數(shù)據(jù)輸入端接高低電平。2）如果邏輯函數(shù)輸入變量數(shù)多于數(shù)據(jù)選擇器控制端數(shù)（如用4選1實(shí)現(xiàn)3變量函數(shù)），則需分離多余的變量。未被分離的輸入變量與控制變量相接，被分離變量則與數(shù)據(jù)輸入端相接。第4章組合邏輯電路82一般情況下，一個n變量的邏輯函數(shù)可用（2n）選1或（2n-1）選1數(shù)據(jù)選擇器實(shí)現(xiàn)。如果部分變量出現(xiàn)的頻率更低的話，則通過一些門電路可實(shí)現(xiàn)更多變量的邏輯函數(shù)。用數(shù)據(jù)選擇器設(shè)計(jì)邏輯函數(shù)小結(jié)第4章組合邏輯電路83例4-15：用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)5變量邏輯函數(shù)

用3個控制端的選擇器實(shí)現(xiàn)5個變量的邏輯函數(shù)，需分離出兩個變量。一般來說，D、E出現(xiàn)較少，可將其分離，并經(jīng)過附加的電路送到輸入端。第4章組合邏輯電路84邏輯電路第4章組合邏輯電路85（2）用數(shù)據(jù)選擇器構(gòu)成組合電路74LS151，八選一數(shù)據(jù)選擇器第4章組合邏輯電路86兩輸入A=a2a1a0，B=b2b1b0當(dāng)A與B相等時，輸出F=0當(dāng)A與B不等時，輸出為F=1。（2）用數(shù)據(jù)選擇器構(gòu)成組合電路等值比較器。第4章組合邏輯電路87對于最小項(xiàng)譯碼器來說，其輸出是輸入變量的所有最小項(xiàng)。由于所有邏輯函數(shù)都可轉(zhuǎn)化成其最小項(xiàng)的和的形式，因此任何邏輯函數(shù)都可采用譯碼器實(shí)現(xiàn)。并且首先需要將表達(dá)式轉(zhuǎn)換成最小項(xiàng)的和的形式。3線-8線譯碼器可實(shí)現(xiàn)任何3變量的邏輯函數(shù)。4線-16線譯碼器可實(shí)現(xiàn)任何4變量的邏輯函數(shù)。2、用譯碼器設(shè)計(jì)組合電路

（1）用譯碼器設(shè)計(jì)邏輯函數(shù)第4章組合邏輯電路88例：用譯碼器實(shí)現(xiàn)邏輯函數(shù)

F(A，B，C)=∑m(0，2，3，4，7)

F為3變量邏輯函數(shù)，因此選用74LS138（3線–8線譯碼器）。輸入為原碼、輸出低電平有效。每個輸出對應(yīng)一個以輸入為變量的最小項(xiàng)。其邏輯式為：第4章組合邏輯電路89

由表達(dá)式可見，各個輸出（mi）用與非門連接便可實(shí)現(xiàn)邏輯函數(shù)F。F(A，B，C)=∑m(0，2，3，4，7)

因?yàn)?38的輸出為低電平有效，因此將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)的反變量的形式。第4章組合邏輯電路90連接電路圖：輸入端使能端輸出端第4章組合邏輯電路91也可通過與門連接第4章組合邏輯電路92（2）用譯碼器實(shí)現(xiàn)一位全加器通過全加器真值表可得其邏輯表達(dá)式1位全加器真值表0010100110010111000001010011100101110111Si

Ci+1AiBi

Ci第4章組合邏輯電路93（2）用譯碼器實(shí)現(xiàn)一位全加器

選用一片74LS138及與非門實(shí)現(xiàn)

用譯碼器實(shí)現(xiàn)多輸出函數(shù)，需要一片譯碼器和多片與非門（或門）。第4章組合邏輯電路94（3）用二進(jìn)制譯碼器構(gòu)成各種BCD譯碼器任何一種BCD碼通過4線-16線譯碼器進(jìn)行譯碼。74LS154為4線-16線譯碼器，輸入原碼、輸出低電平有效。第4章組合邏輯電路95第4章組合邏輯電路963.用全加器實(shí)現(xiàn)組合邏輯電路例：設(shè)計(jì)一個代碼轉(zhuǎn)換電路，將8421BCD碼轉(zhuǎn)換成余3碼。第4章組合邏輯電路97問題：將8421BCD碼轉(zhuǎn)換成5421BCD碼？真值表Y3Y2Y1Y0=DCBA+0011第4章組合邏輯電路98前面章節(jié)介紹組合電路的分析和設(shè)計(jì)時，將所有的邏輯門都看成理想器件，忽略了信號通過門的傳輸時間，實(shí)際的邏輯門都存在傳輸延遲時間。4.4組合邏輯電路中的競爭和冒險(xiǎn)4.4.1競爭和冒險(xiǎn)產(chǎn)生的原因AttFFΔt理想邏輯門忽略傳輸時間實(shí)際存在傳輸時間t第4章組合邏輯電路99

理想情況下，F(xiàn)=AB，但考慮到A、B實(shí)際到達(dá)與門的時間不同，存在競爭，可能產(chǎn)生干擾脈沖，稱為冒險(xiǎn)。例：競爭和冒險(xiǎn)的產(chǎn)生ABFA’第4章組合邏輯電路100FA’AB考慮傳輸時間，A、B到達(dá)與門的時間不同，稱為競爭由于存在競爭，輸出產(chǎn)生干擾脈沖，稱為冒險(xiǎn)ttttAA’BF忽略傳輸時間AA’BttttF理想輸出第4章組合邏輯電路101與門和或門產(chǎn)生競爭、冒險(xiǎn)的原因輸入有競爭現(xiàn)象時，輸出不一定都產(chǎn)生冒險(xiǎn)。冒險(xiǎn)分為邏輯冒險(xiǎn)和功能冒險(xiǎn)兩種。第4章組合邏輯電路1024.4.2邏輯冒險(xiǎn)及消除

當(dāng)多個輸入信號中某一個發(fā)生變化時，由于此信號在電路中經(jīng)過的途徑不同，使到達(dá)電路某個門的多個輸入信號之間產(chǎn)生時間差，即存在由所有的邏輯部件的延遲時間引起的競爭，稱為“邏輯競爭”，由此產(chǎn)生的冒險(xiǎn)為“邏輯冒險(xiǎn)”。第4章組合邏輯電路103例：邏輯競爭與冒險(xiǎn)ABC由111→110時，C發(fā)生變化，由于經(jīng)過門的數(shù)量不同，達(dá)到G4門的時間就不同，稱為“邏輯競爭”第4章組合邏輯電路104C由1到0經(jīng)G1延遲Δt經(jīng)G2延遲Δt經(jīng)G3再