《超大規(guī)模集成電路設(shè)計(jì)導(dǎo)論》第9章：系統(tǒng)封裝與測試

第九章系統(tǒng)封裝與測試

清華大學(xué)計(jì)算機(jī)系

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§1系統(tǒng)封裝

半導(dǎo)體器件復(fù)雜性和密度的急劇增加推動(dòng)了更加先進(jìn)的VLSI封裝和互連方式的開發(fā)。印刷電路板（printedCircuitBoard-PCB）多芯片模塊（Multi-ChipModules-MCM）片上系統(tǒng)（SystemonaChip-SOC）2024/3/82集成電路的封裝方法雙列直插式（DIP：DualIn-linePackage)表面安裝封裝（SMP：SurfaceMountedPackage）球型陣列封裝（BGA：BallGridArray）芯片尺寸封裝（CSP：ChipScalePackage)晶圓級(jí)尺寸封裝（WLP：WaferLevelCSP）裸芯片封裝（COB：ChipOnBoard）倒裝芯片封裝（FC：FlipChip）2024/3/83DIP封裝結(jié)構(gòu)形式衡量一個(gè)芯片封裝技術(shù)先進(jìn)與否的重要指標(biāo)是芯片面積與封裝面積之比，這個(gè)比值越接近1越好。1965年陶瓷雙列直插式DIP和塑料包封結(jié)構(gòu)式DIP

引腳數(shù)：6~64，引腳節(jié)距：2.54mm

例：40根I/O引腳塑料雙列直插式封裝(PDIP)的CPU

芯片面積/封裝面積=3×3/15.24×50=1：86

這種封裝尺寸遠(yuǎn)比芯片大，說明封裝效率很低，占去了很多有效安裝面積。

Intel公司這期間的CPU如8086、80286都采用PDIP封裝。2024/3/84SMP表面安裝封裝1980年出現(xiàn)表面安裝器件，包括：小外型晶體管封裝（SOT）翼型（L型）引線小外型封裝（SOP）丁型引線小外型封裝（SOJ）塑料丁型四邊引線片式載體（PLCC）塑料L型四邊引線扁平封裝（PQFP）引線數(shù)為：3~300，引線節(jié)距為1.27~0.4mm2024/3/85BGA球柵陣列封裝

90年代出現(xiàn)球柵陣列封裝，BGA封裝特點(diǎn):I/O引腳數(shù)雖然增多，但引腳間距遠(yuǎn)大于QFP，從而提高了組裝成品率;雖然它的功耗增加，但BGA能用可控塌陷芯片法焊接，從而可以改善它的電熱性能；厚度比QFP減少1/2以上，重量減輕3/4以上;寄生參數(shù)減小，信號(hào)傳輸延遲小，使用頻率大大提高;組裝可用共面焊接，可靠性高;BGA封裝仍與QFP、PGA一樣，占用基板面積過大。

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CSP芯片尺寸封裝芯片面積/封裝面積=1：1.1的封裝結(jié)構(gòu)，其封裝外形尺寸只比裸芯片大一點(diǎn)點(diǎn)。也就是說，單個(gè)IC芯片有多大，封裝尺寸就有多大，從而誕生了一種新的封裝形式——CSP。CSP封裝具有以下特點(diǎn):

1.滿足了LSI芯片引出腳不斷增加的需要;

2.解決了IC裸芯片不能進(jìn)行交流參數(shù)測試和老化篩選的問題;

3.封裝面積縮小到BGA的1/4至1/10，延遲時(shí)間縮小到極短。

2024/3/87晶圓級(jí)尺寸封裝WLPWLP可以有效提局封裝集成度，是芯片尺寸封裝CSP中空間占用最小的一種。傳統(tǒng)封裝是以劃片后的單個(gè)芯片為加工目標(biāo)，而WLP的處理對(duì)象為晶圓，直接在晶圓上進(jìn)行封裝和測試，隨后切割成一顆顆己經(jīng)封裝好的的IC，然后在IC生長金屬凸點(diǎn)，用倒裝技術(shù)粘貼到基板或玻璃基底上，最后再裝配到PCB上。

2024/3/88裸芯片技術(shù)（COB）COB技術(shù)：芯片主體和I/O端子在晶體的上方，在焊接時(shí)將此裸片用導(dǎo)電、導(dǎo)熱膠粘接在PCB上，凝固后用Bonder機(jī)將金屬絲（Al/Au）在超聲、熱壓的作用下，分別連接在芯片的I/O端子焊區(qū)和PCB相應(yīng)的焊盤上，測試合格后，再封上樹脂膠。與其它封裝技術(shù)相比，COB技術(shù)有以下優(yōu)點(diǎn)：價(jià)格低廉、節(jié)約空間、工藝成熟。缺點(diǎn)：另配焊接機(jī)和封裝機(jī)、封裝速度慢、PCB貼片對(duì)環(huán)境要求更為嚴(yán)格、無法維修。2024/3/89

Flipchip技術(shù)：又稱為倒裝片，與COB相比，芯片結(jié)構(gòu)與I/O端子（錫球）方向朝下，由于I/O引出端分布于整個(gè)芯片表面，故在封裝密度和處理速度上已達(dá)到頂峰。特別是它可以采用類似于SMT技術(shù)的手段來加工，是封裝技術(shù)及高密度安裝的方向。90年代，該技術(shù)已在多種行業(yè)的電子產(chǎn)品中加以推廣，特別是用于便攜式的通信設(shè)備中。2024/3/810二、多芯片模塊（MCM）將高集成度、高性能、高可靠的CSP芯片(IC)和專用集成電路芯片(ASIC)在高密度多層互聯(lián)基板上用表面安裝技術(shù)(SMT)組裝成為多種多樣電子組件、子系統(tǒng)或系統(tǒng)。

MCM的特點(diǎn)有:封裝延遲時(shí)間縮小，易于實(shí)現(xiàn)組件高速化;縮小整機(jī)/組件封裝尺寸和重量，一般體積減小1/4，重量減輕1/3;可靠性大大提高；更多的I/O端；具有系統(tǒng)功能的高級(jí)混合集成組件。尤其適用于通訊和個(gè)人便攜式應(yīng)用系統(tǒng)。2024/3/811二維MCM：所有元件安置在一個(gè)平面上。三維MCM：在X-Y平面和Z方向上安置元件，所有元件以疊層的方式被封裝在一起。3-DMCM的特點(diǎn)：重量更輕體積更小更高的組裝效率更高的可靠性縮短信號(hào)延遲時(shí)間降低功耗減小信號(hào)噪聲2024/3/812三、片上系統(tǒng)（systemonachip)作為新一代集成技術(shù)的片上系統(tǒng)（SOC）直接將系統(tǒng)設(shè)計(jì)并制作在同一個(gè)芯片上。SOC具有高性能、高密度、高集成度、高可保性和低費(fèi)用的優(yōu)點(diǎn)，有著十分誘人的應(yīng)用前景。目前在實(shí)際應(yīng)用中SOC還而臨著很多限制回素，包括現(xiàn)階段lP資源還不夠豐富、研發(fā)成本高及設(shè)計(jì)周期長、生產(chǎn)工藝復(fù)雜、成品率不高等。此外在SOC中采用混合半導(dǎo)體技術(shù)（如GaAs和SiGe）也存在問題。

2024/3/813速度——密度質(zhì)量因子封裝工藝質(zhì)量因子（英寸/10-9秒）×（英寸/英寸2）

SOC28.0 MCM 14.0 PCB 2.2 2024/3/814MCM與SOC比較隨著芯片規(guī)模的不斷擴(kuò)大，可以將一個(gè)完整的電子系統(tǒng)集成在一塊芯片中，即系統(tǒng)級(jí)芯片SOC。SOC有高性能、低功耗、體積小等諸多優(yōu)點(diǎn)，是下一代集成電路發(fā)展的主要方向。

MCM在速度、密度和費(fèi)用上比不上SOC，但MCM允許多電源和多工藝混合的電路。將多個(gè)IC和無源元件封裝在高性能基板上形成一個(gè)系統(tǒng)，它可方便兼容不同制造技術(shù)的芯片，例如CMOS硅芯片，RF、大功率電路SiC、SiGe、GeAs芯片，從而使封裝由單芯片級(jí)進(jìn)入系統(tǒng)集成級(jí)。

安裝在MCM上的所有芯片可以預(yù)先測試，也可以更換。基片上的布線也可預(yù)先測試和修理。因此有較大的靈活性和比SOC更高的成品率。2024/3/815

§2系統(tǒng)測試任何集成電路不論在設(shè)計(jì)過程中經(jīng)過了怎樣的仿真和檢查，在制造完成后都必須通過測試來最后驗(yàn)證設(shè)計(jì)和制作的正確性。集成電路測試技術(shù)的綜合性：半導(dǎo)體技術(shù)、電路技術(shù)、計(jì)算技術(shù)、儀器儀表技術(shù)等。測試的意義：（1）直觀地檢查設(shè)計(jì)的具體電路能像設(shè)計(jì)者要求的那樣正確工作。（2）確定電路失效的原因和所發(fā)生的具體部位，以便改進(jìn)設(shè)計(jì)和修正錯(cuò)誤。2024/3/816測試介紹測試：就是檢測出生產(chǎn)過程中的缺陷，并挑出廢品的過程。測試的基本情況：封裝前后都需要進(jìn)行測試。測試與驗(yàn)證的區(qū)別：目的、方法和條件。測試的難點(diǎn)：復(fù)雜度和約束?？蓽y性設(shè)計(jì)：有利于測試的設(shè)計(jì)。2024/3/817簡單的測試?yán)覣=1,B=1=>Z=1A=0,B=1=>Z=0A=1,B=0=>Z=0A=0,B=0=>Z=02024/3/818可測性設(shè)計(jì)舉例可控性：可觀性：2024/3/819基本概念1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。2024/3/820基本概念2：測試向量和測試圖形測試向量：加載到集成電路的輸入信號(hào)稱為測試向量（或測試矢量）。測試圖形：測試向量以及集成電路對(duì)這些輸入信號(hào)的響應(yīng)合在一起成為集成電路的測試圖形。2024/3/821測試儀測試儀是測試集成電路的儀器。它負(fù)責(zé)按照測試向量對(duì)集成電路加入激勵(lì)，同時(shí)觀測響應(yīng)。目前，測試儀一般都是同步的，按照時(shí)鐘節(jié)拍從存儲(chǔ)器中調(diào)入測試向量。

2024/3/822測試的分類：

鑒定測試生產(chǎn)測試用戶測試可靠性測試電學(xué)性能測試2024/3/823鑒定測試：為了鑒定與檢驗(yàn)產(chǎn)品在規(guī)定環(huán)境條件下各種指標(biāo)是否滿足規(guī)定要求而進(jìn)行的測試。生產(chǎn)測試：新產(chǎn)品定型投產(chǎn)以后在生產(chǎn)線上進(jìn)行某些項(xiàng)目的測試和檢驗(yàn)，其目的是保證出廠產(chǎn)品質(zhì)量的合格性和監(jiān)督生產(chǎn)工藝的穩(wěn)定程度。（1）園片測試（管芯測試、初測）（2）成品測試（成測、末測）2024/3/824用戶測試：考慮到誤測、裝運(yùn)、儲(chǔ)存所引起的缺陷或失效及用戶的特殊要求。（1）驗(yàn)收測試：與廠家成測的內(nèi)容相同，但對(duì)集成電路進(jìn)行百分之百的功能檢查。（2）插件板和系統(tǒng)測試：將集成電路與其它電路組成插件板或整機(jī)后，模擬實(shí)際使用情況進(jìn)行測試。2024/3/825可靠性測試：為評(píng)價(jià)和分析集成電路可靠性進(jìn)行的測試。（1）篩選測試（2）壽命測試電學(xué)性能測試：

（1）直流測試（2）交流測試（3）動(dòng)態(tài)測試（4）功能測試（5）工作范圍測試2024/3/826

測試、生產(chǎn)和應(yīng)用的關(guān)系2024/3/827集成電路芯片測試的兩種基本形式完全測試：對(duì)芯片進(jìn)行全部狀態(tài)和功能的測試，要考慮集成電路的所有狀態(tài)和功能，即使在將來的實(shí)際應(yīng)用中有些并不會(huì)出現(xiàn)。完全測試是完備集。在集成電路研制階段，為分析電路可能存在的缺陷和隱含的問題，應(yīng)對(duì)樣品進(jìn)行完全測試。功能測試：只對(duì)集成電路設(shè)計(jì)之初所要求的運(yùn)算功能或邏輯功能是否正確進(jìn)行測試。功能測試是局部測試。在集成電路的生產(chǎn)階段，通常采用功能測試以提高測試效率降低測試成本。2024/3/828完全測試的含義例如：N個(gè)輸入端的邏輯，它有2N個(gè)狀態(tài)。組合邏輯：在靜態(tài)狀態(tài)下，需要2N個(gè)順序測試矢量。動(dòng)態(tài)測試應(yīng)考慮狀態(tài)轉(zhuǎn)換時(shí)的延遲配合問題，僅僅順序測試是不夠的。時(shí)序電路：由于記憶單元的存在，電路的狀態(tài)不但與當(dāng)前的輸入有關(guān)，還與上一時(shí)刻的信號(hào)有關(guān)。它的測試矢量不僅僅是枚舉問題，而是一個(gè)排列問題。最壞情況下它是2N個(gè)狀態(tài)的全排列，它的測試矢量數(shù)目是一個(gè)天文數(shù)字?？蓽y試性成為VLSI設(shè)計(jì)中的一個(gè)重要部分2024/3/829可測試性問題問題的提出：從測試技術(shù)的角度而言要解決測試的可控制性和可觀測性，希望內(nèi)部的節(jié)點(diǎn)是可見的，這樣才能通過測試判定電路失效的癥結(jié)所在。但是，電路制作完成后，各個(gè)內(nèi)部節(jié)點(diǎn)將不可直接探測，只能對(duì)系統(tǒng)輸入一定的測試矢量，在輸出端觀察到所測節(jié)點(diǎn)的狀態(tài)。測試的難點(diǎn)：可測試性與電路的復(fù)雜性成正比，對(duì)于一個(gè)包含了數(shù)萬個(gè)內(nèi)部節(jié)點(diǎn)的VLSI系統(tǒng)，很難直接從電路的輸入/輸出端來控制和觀察這些內(nèi)部節(jié)點(diǎn)的電學(xué)行為。為解決可測試性問題，從設(shè)計(jì)之初就要予以考慮。2024/3/830可測試性設(shè)計(jì)的基本方法

轉(zhuǎn)變測試思想將輸入信號(hào)的枚舉與排列的測試方法轉(zhuǎn)變?yōu)閷?duì)電路內(nèi)部各個(gè)節(jié)點(diǎn)的測試，即直接對(duì)電路硬件組成單元進(jìn)行測試。具體方法：（1）分塊測試，降低測試的復(fù)雜性。（2）采用附加電路使測試生成容易，改進(jìn)電路的可控制性和可觀察性，覆蓋全部的硬件節(jié)點(diǎn)。（3）加自測電路，使測試具有智能化和自動(dòng)化。2024/3/831測試基礎(chǔ)（1）內(nèi)部節(jié)點(diǎn)測試方法的基本思想：

由于電路制作完成后，各個(gè)內(nèi)部節(jié)點(diǎn)將不可直接探測，只能通過輸入/輸出來觀測。對(duì)內(nèi)部節(jié)點(diǎn)測試思想是：假設(shè)在待測試節(jié)點(diǎn)存在一個(gè)故障狀態(tài)，然后反映和傳達(dá)這個(gè)故障到輸出觀察點(diǎn)。在測試中如果輸出觀察點(diǎn)測到該故障效應(yīng)，則說明該節(jié)點(diǎn)確實(shí)存在假設(shè)的故障。否則，說明該節(jié)點(diǎn)不存在假設(shè)的故障。2024/3/832（2）可測試性的三個(gè)重要方面故障模型的提?。簩㈦娐肥С橄鬄楣收夏Ｐ?。測試生成：產(chǎn)生驗(yàn)證電路的一組測試矢量。測試設(shè)計(jì)：考慮測試效率問題，加入適當(dāng)?shù)母郊舆壿嫽螂娐芬蕴岣咝酒臏y試效率。2024/3/833故障模型造成電路失效的原因：（1）微觀的缺陷：半導(dǎo)體材料中存在的缺陷。（2）工藝加工中引入的器件不可靠或錯(cuò)誤：帶電粒子的沾污、接觸區(qū)接觸不良、金屬線不良連接或斷開。（3）設(shè)計(jì)不當(dāng)所引入的工作不穩(wěn)定。電路失效（節(jié)點(diǎn)不正確的電平）抽象為故障模型2024/3/834測試生成對(duì)于每一個(gè)測試矢量，它包括了測試輸入和應(yīng)有的測試輸出。為了減少測試的工作量，測試生成通常是針對(duì)門級(jí)器件的外節(jié)點(diǎn)。雖然直接針對(duì)晶體管級(jí)生成測試具有更高的定位精度，但測試的難度與工作量將大大增加。隨著集成電路規(guī)模的增大和系統(tǒng)復(fù)雜性的提高，要求要采用新的技術(shù)和算法生成測試。2024/3/835測試設(shè)計(jì)（1）增加電路的測試點(diǎn)，斷開長的邏輯鏈，使測試生成過程簡化。（2）提高時(shí)序邏輯單元初始狀態(tài)預(yù)置能力，這可簡化測試過程，不需要尋求同步序列和引導(dǎo)序列。（3）對(duì)不可測節(jié)點(diǎn)增加觀測點(diǎn)，使其成為可測節(jié)點(diǎn)。（4）插入禁止邏輯單元，斷開反饋鏈，將時(shí)序邏輯單元變?yōu)榻M合邏輯電路進(jìn)行測試。（5）增加附加測試電路，改善復(fù)雜邏輯的可測試性。2024/3/836組合邏輯測試法1：差分法差分法(Booleandifferencemethod)是一種測試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關(guān)系，通過運(yùn)算來確定測試向量。

2024/3/837差分法定義如果那么在xi上的固定邏輯值就可以被檢測到，否則就不能。2024/3/838差分法如果g(X)與xi無關(guān)，則可以簡化為：

如果要檢測s-a-0的故障，則使用：

如果要檢測s-a-1的故障，則使用：2024/3/839差分法的例子對(duì)于x1的錯(cuò)誤，推導(dǎo)如下：2024/3/840測試法2：D算法激活——傳播——決策2024/3/841故障例子2024/3/842掃描路徑法

掃描路徑法是一種規(guī)則的可測試性設(shè)計(jì)方法，適用于時(shí)序電路。其設(shè)計(jì)思想是把電路中的關(guān)鍵節(jié)點(diǎn)連接到一個(gè)移位寄存器上，當(dāng)作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時(shí)，可以用來預(yù)置電路的狀態(tài)。當(dāng)作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時(shí)，可以把內(nèi)部節(jié)點(diǎn)的狀態(tài)依次移出寄存器鏈。

2024/3/843掃描路徑法例子2024/3/844內(nèi)置式自測BIST將一個(gè)激勵(lì)電路和一個(gè)響應(yīng)電路加在被測電路(CUT)中。激勵(lì)電路會(huì)產(chǎn)生大量激勵(lì)信號(hào)，并將其應(yīng)用于CUT中，響應(yīng)電路就用來對(duì)CUT的響應(yīng)進(jìn)行評(píng)測。BIST的性能不受負(fù)載板或測試頭電氣特性的限制。20