2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-verilog筆試歷年真題薈萃含答案

2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-verilog筆試歷年真題薈萃含答案（圖片大小可自由調(diào)整）第1卷一.參考題庫(kù)(共30題)1.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。端口設(shè)定如下：輸入端口：CLK：時(shí)鐘，RST：復(fù)位端，EN：時(shí)鐘使能端，LOAD://置位控制端，DIN：置位數(shù)據(jù)端；輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。2.兩個(gè)進(jìn)程之間是（）語(yǔ)句。而在Always中的語(yǔ)句則是（）語(yǔ)句。3.在verilog語(yǔ)言中，a=4b’1011，那么&a=（）A、4b’1011B、4b’1111C、1b’1D、1b’04.在case語(yǔ)句中至少要有一條（）語(yǔ)句5.在verilog中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（）A、if-elseB、caseC、casezD、repeat6.塊語(yǔ)句有兩種，一種是begin-end語(yǔ)句，通常用來(lái)標(biāo)志（）執(zhí)行的語(yǔ)句；一種是fork-join語(yǔ)句，通常用來(lái)標(biāo)志（）執(zhí)行的語(yǔ)句。7.VerilogHDL語(yǔ)言進(jìn)行電路設(shè)計(jì)方法有哪幾種？8.已知x=4’b1001,y=4’0110,則x的4位補(bǔ)碼為4’b1111，而y的4位的補(bǔ)碼為（）9.CPLD10.目前國(guó)際上較大的PLD器件制造公司有（）和（）公司。11.RTL12.下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（） A、AB、BC、CD、D13.關(guān)于函數(shù)的描述下列說(shuō)法不正確的是（）A、函數(shù)定義中不能包含任何時(shí)序控制語(yǔ)句；B、函數(shù)至少有一個(gè)輸入，包含任何輸出或雙向端口；C、函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為reg類型；D、函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。14.試設(shè)計(jì)一個(gè)3/8譯碼器，規(guī)定模塊定義為moduleDecoder(Out,In,En),其中Out為譯碼器輸出，In為譯碼器輸入，En為譯碼使能輸入。要求：寫出3/8譯碼器VerilogHDL設(shè)計(jì)程序并注釋.15.一個(gè)大型的組合電路總延時(shí)為100ns，采用流水線將它分為兩個(gè)較小的組合電路，理論上電路最高工作頻率可達(dá)（）MHz。16.試用verilog語(yǔ)言產(chǎn)生如下圖所示的測(cè)試信號(hào) 17.下面哪個(gè)是可以用verilog語(yǔ)言進(jìn)行描述，而不能用VHDL語(yǔ)言進(jìn)行描述的級(jí)別？（）A、開(kāi)關(guān)級(jí)B、門電路級(jí)C、體系結(jié)構(gòu)級(jí)D、寄存器傳輸級(jí)18.P，Q，R都是4bit的輸入矢量，下面哪一種表達(dá)形式是正確的（）A、inputP[3:0],Q,R;B、inputP,Q,R[3:0];C、inputP[3:0],Q[3:0],R[3:0];D、input[3:0]P,[3:0]Q,[0:3]R;E、input[3:0]P,Q,R;19.隨著EDA技術(shù)的不斷完善與成熟，（）的設(shè)計(jì)方法更多的被應(yīng)用于VerilogHDL設(shè)計(jì)當(dāng)中。20.請(qǐng)根據(jù)以下兩條語(yǔ)句的執(zhí)行，最后變量A中的值是（）。 reg[7：0]A； A=2’hFF；A、8’b0000_0011B、8’h03C、8’b1111_1111D、8’b1111111121.程序注解，并說(shuō)明整個(gè)程序完成的功能。 22.為什么在Verilog語(yǔ)言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？23.試用verilog語(yǔ)言描述：圖示為一個(gè)4位移位寄存器，是由四個(gè)D觸發(fā)器（分別設(shè)為U1，U2，U3，U4）構(gòu)成的。其中seri_in是這個(gè)移位寄存器的串行輸入；clk為移位時(shí)脈沖輸入；clr為清零控制信號(hào)輸入；Q[1]~Q[3]則為移位寄存器的并行輸出。 24.Verilog語(yǔ)言規(guī)定的兩種主要的數(shù)據(jù)類型分別是wire(或net)和reg。程序模塊中輸入，輸出信號(hào)的缺省類型為（）。25.LPM26.IEEE27.編程實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相減的程序。28.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成（）的設(shè)計(jì)與實(shí)現(xiàn)。29.下列哪些Verilog的基本門級(jí)元件是多輸出（）A、nandB、norC、andD、not30.在Verilog語(yǔ)言中什么情況下必需使用復(fù)合語(yǔ)句？表達(dá)一個(gè)復(fù)合語(yǔ)句的的語(yǔ)法是怎樣的？第1卷參考答案一.參考題庫(kù)1.參考答案: 2.參考答案:并行；順序3.參考答案:D4.參考答案:default5.參考答案:D6.參考答案:順序；并行7.參考答案: 1、自上而下的設(shè)計(jì)方法（Top-Down） 2、自下而上的設(shè)計(jì)方法（Bottom-Up） 3、綜合設(shè)計(jì)的方法8.參考答案:4’b01109.參考答案:復(fù)雜可編程邏輯器件10.參考答案:Altera；Xilinx11.參考答案:寄存器傳輸級(jí)12.參考答案:C13.參考答案:B14.參考答案: 15.參考答案:2016.參考答案: 17.參考答案:A18.參考答案:E19.參考答案:自頂向下20.參考答案:A21.參考答案: 22.參考答案:這是因?yàn)?，在Verilog語(yǔ)言中，它是為電路設(shè)計(jì)而設(shè)計(jì)的一門語(yǔ)言，它如高級(jí)語(yǔ)言不同，若循環(huán)的次數(shù)不確定，則會(huì)帶來(lái)不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對(duì)于一個(gè)具體的芯片，其延遲是一個(gè)定值。23.參考答案: 24.參考答案:wire(或net)25.參考答案:參數(shù)可定制宏模塊庫(kù)26.參考答案:電子電氣工程師協(xié)會(huì)27.參考答案: 28.參考答案:ASIC29.參考答案:D30.參考答案:在進(jìn)程語(yǔ)句中，其條件和循環(huán)語(yǔ)句中，只能執(zhí)行一條語(yǔ)句，當(dāng)多于一條語(yǔ)句時(shí)，則要采用復(fù)合語(yǔ)句，復(fù)合語(yǔ)句以begin開(kāi)頭，以end作為結(jié)束。第2卷一.參考題庫(kù)(共30題)1.Verilog的基本設(shè)計(jì)單元是模塊。它是由兩部分組成，一部分描述（）；另一部分描述邏輯功能，即定義輸入是如何影響輸出的。2.編程實(shí)現(xiàn)一個(gè)并行加載串行輸出的程序，輸入是一個(gè)8位的二進(jìn)制數(shù)。3.VerilogHDL中任務(wù)可以調(diào)用其他任務(wù)和（）。4.EDA5.在高速系統(tǒng)設(shè)計(jì)中，下列哪種優(yōu)化方案的目的不是為了提高系統(tǒng)的工作頻率（）A、流水線B、樹(shù)型結(jié)構(gòu)C、遲置信號(hào)后移D、資源共享6.根據(jù)調(diào)用子模塊的不同抽象級(jí)別，模塊的結(jié)構(gòu)描述可以分為（）A、模塊級(jí)B、門級(jí)C、開(kāi)關(guān)級(jí)D、寄存器級(jí)7.大型數(shù)字邏輯電路設(shè)計(jì)采用的IP核有軟IP、（）和硬IP。8.簡(jiǎn)述VerilogHDL編程語(yǔ)言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？9.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。10.大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。A、FPGA全稱為復(fù)雜可編程邏輯器件；B、FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C、基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D、在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。11.EDA縮寫的含義為（）12.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。 ①流水線設(shè)計(jì) ②資源共享 ③邏輯優(yōu)化 ④串行化 ⑤寄存器配平 ⑥關(guān)鍵路徑法A、①③⑤B、②③④C、②⑤⑥D(zhuǎn)、①④⑥13.在verilog語(yǔ)言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。A、8B、16C、32D、6414.在進(jìn)程中只有當(dāng)敏感信號(hào)是沿觸發(fā)（即上升沿或下降沿）時(shí)，此時(shí)綜合為時(shí)序電路；而在進(jìn)程中只有當(dāng)敏感信號(hào)是電平沿觸發(fā)時(shí)，此時(shí)綜合為組合電路。15.簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別。16.ISP17.Reg型和wire型信號(hào)有什么本質(zhì)的區(qū)別？Reg型信號(hào)的初始值一般是什么？18.inout端口可以定義成下列哪種數(shù)據(jù)類型（）。A、reg類型B、net類型C、reg或net類型D、整數(shù)類型19.系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為（），預(yù)編譯指令首字符標(biāo)志為（）。20.用assign描述的語(yǔ)句我們一般稱之為（）邏輯，并且它們是屬于并行語(yǔ)句，即于語(yǔ)句的書寫次序無(wú)關(guān)。而用always描述的語(yǔ)句我們一般稱之為組合邏輯或（）邏輯，并且它們是屬于串行語(yǔ)句，即于語(yǔ)句的書寫有關(guān)。21.用阻塞賦值方式編程實(shí)現(xiàn)二選一功能。22.SOPC23.ASIC24.已知“a=1b’1；b=3b’001；”那么{a，b}＝（）A、4b’0011B、3b’001C、4b’1001D、3b’10125.完整的條件語(yǔ)句將產(chǎn)生（）電路，不完整的條件語(yǔ)句將產(chǎn)生（）電路。26.元件實(shí)例語(yǔ)句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）A、1B、2C、3D、427.下列數(shù)組描述中不正確的代碼是（）。A、integercou[7:0];B、regbool[16:0];C、integermat[4:0][0:127];D、reg[8*8:1]carray_value;28.你所知道的可編程邏輯器件有（至少兩種）：（）。29.IP30.狀態(tài)機(jī)常用狀態(tài)編碼有（）。第2卷參考答案一.參考題庫(kù)1.參考答案:接口2.參考答案: 3.參考答案:函數(shù)4.參考答案:電子設(shè)計(jì)自動(dòng)化5.參考答案:D6.參考答案:A,B,C7.參考答案:固IP8.參考答案: 函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過(guò)在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路功能。但它們又有以下不同： ⑴、函數(shù)中不能包含時(shí)序控制語(yǔ)句，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任務(wù)可以包含時(shí)序控制語(yǔ)句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。 ⑵、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身。 ⑶、函數(shù)必須包含至少一個(gè)端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含0個(gè)或任何多個(gè)端口，且可以定義input、output和inout端口。 ⑷、函數(shù)必須返回一個(gè)值，而任務(wù)不能返回值，只能通過(guò)output或inout端口來(lái)傳遞執(zhí)行結(jié)果。9.參考答案: 10.參考答案:C11.參考答案:電子設(shè)計(jì)自動(dòng)化(ElectronicDesignAutomation)12.參考答案:B13.參考答案:C14.參考答案:這是因?yàn)?，在Verilog語(yǔ)言中，它是為電路設(shè)計(jì)而設(shè)計(jì)的一門語(yǔ)言，它如高級(jí)語(yǔ)言不同，若循環(huán)的次數(shù)不確定，則會(huì)帶來(lái)不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對(duì)于一個(gè)具體的芯片，其延遲是一個(gè)定值。15.參考答案: 非阻塞（non-blocking）賦值方式（b<=a）： b的值被賦成新值a的操作，并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。 阻塞（blocking）賦值方式（b=a）：b的值立刻被賦成新值a； 完成該賦值語(yǔ)句后才能執(zhí)行下一句的操作；硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。16.參考答案:在系統(tǒng)編程17.參考答案:Reg型信號(hào)