第10章數模和模數轉換器

第10章數/模和模/數轉換器10.1概述

10.2數/模轉換器(DAC)10.3模/數轉換器(ADC)習題

10.1概

述

數/模轉換就是將數字信號轉換成模擬信號，模/數轉換則是將模擬信號轉換成數字信號。隨著計算機在自動控制、自動檢測領域的廣泛應用，模擬量與數字量之間的轉換就顯得非常重要。為了利用計算機對數字信號強大的處理功能，首先將傳感器采集到的模擬電信號轉換成數字信號送入計算機系統(tǒng)進行處理，然后將處理過的數字信號再轉換成模擬信號送往執(zhí)行機構，

如圖10.1.1所示。

圖10.1.1典型的數字系統(tǒng)框圖

數/模轉換常稱為D/A（DigitaltoAnalog）轉換，模/數轉換常稱為A/D（AnalogtoDigital）轉換。同時，把實現D/A轉換的電路稱為DAC（DigitalAnalogConverter）,實現A/D轉換的電路稱為ADC（AnalogDigitalConverter）。ADC與DAC有兩個重要的技術指標，即轉換精度和轉換速度。足夠的轉換精度使數據處理過程更準確，而快速過程的控制與檢測則對轉換速度有較高的要求。轉換器的類型很多，這里只介紹典型的ADC和DAC。

10.2數/模轉換器（DAC）

10.2.1DAC的基本結構與工作原理1.DAC的基本結構

數字量是用代碼按數位組合起來表示的，對于有權碼，每位代碼都有一定的權。為了將數字量轉換成模擬量，必須將每一位代碼按其權的大小轉換成相應的模擬量，然后將代表各位的模擬量相加，所得總模擬量就與數字量成比例，這樣就實現了數/模轉換。

圖10.2.1是DAC的圖形符號。圖10.2.2是DAC的基本結構框圖，可分成4個部分：譯碼網絡、模擬電子開關、基準電壓VREF及求和運算放大器。

圖10.2.1DAC的圖形符號圖10.2.2DAC的基本結構

2.DAC的工作原理

1）T型電阻網絡DAC

圖10.2.3所示為一個4位的R－2R正T型電阻網絡DAC轉換器的原理圖。它由模擬電子開關、T型電阻網絡、基準電源和運算放大器等幾部分組成。

圖10.2.34位T型電阻網絡DAC4個模擬電子開關S3、S2、S1、S0分別受對應數位的二進制碼所控制。當某位數碼di為1時，則由它控制的模擬電子開關Si自動接到基準電壓VREF上；當某位數碼di為0時，則由它控制的模擬電子開關Si自動接到基準電壓源的地上。為了便于分析，將T型電阻網絡畫成如圖10.2.4(a)所示的形式。利用戴維南定理自AA斷面向右逐級化簡后的等效電路，如圖10.2.4(b)所示。各級等效電壓源為（10-1）

可見從DD端向左看去的等效電阻為R，等效電壓源為U3，如圖10.2.4(c)所示。因此圖10.2.3可等效成圖10.2.4

(d)

所示的形式。

圖10.2.4圖10.2.3電路的等效電路（a）T型電阻網絡；(b)各級T型電阻網絡的等效電路;

(c)

從DD端向左看去的等效電路；(d)

圖10.2.3電路的等效電路

由圖10.2.4(d)等效電路可知，經運算放大求和后的輸出模擬電壓為

輸出的模擬電壓正比于輸入的數字信號，這樣就實現了數字信號到模擬信號的轉換。將數碼推廣到有n位的情況，

可得輸出模擬量與輸入數字量之間關系的一般表達式

（10-2）（10-3）圖10.2.5是一位雙極型模擬電子開關的原理電路。當輸入數字代碼di=1(高電平)時，V1、V2管均截止，V3管飽和導通，V4管截止，相當于該位電子開關Si與基準電壓源VREF接通；當di=0(低電平)時，V1、V2管均飽和導通,V3管截止，V4管導通，相當于該位電子開關Si與地接通。圖10.2.5一位雙極型模擬電子開關電路

2）倒T型電阻網絡DAC

圖10.2.6是4位倒T型電阻網絡DAC，圖中R、2R兩種電阻構成了倒T型電阻網絡，S3、S2、S1、S0是4個電子模擬開關，A是求和放大器，VREF是基準電壓源。開關S3、S2、S1、S0的狀態(tài)受輸入代碼d3、d2、d1、d0的狀態(tài)控制。當輸入的4位二進制數的某位代碼為1時，相應的開關將電阻接到運算放大器的反相輸入端，電流Ii（i=0、1、2、3）流入運算放大器的反相輸入端；當某位代碼為0時，相應的開關將電阻接到運算放大器的同相輸入端，即電流Ii（i=0、1、2、3）流入地。圖10.2.64位倒T型電阻網絡DAC根據運算放大器虛短的概念，此處運算放大器的反相輸入端為虛地，因此，不管輸入代碼為0或1，都可將2R看作接地，這樣，各支路的電流便始終不變。由VREF輸出的總電流IREF也不變，其值IREF=VREF/R。同時

當輸入的4位二進制數代碼為d3d2d1d0時，

則

（10-4）

將數碼推廣到有n位的情況，可得到輸出模擬量與輸入數字量之間關系的一般表達式

（10-5）

輸出電壓的表達式為

（10-6）

上式表明，輸入數字量被轉換成模擬電壓Uo，它們之間存在一定的比例關系，其比例系數為VREFＲf/2nR。當Rf=R時，系數為ＶREF/2n。倒T型網絡DAC中使用的模擬電子開關有雙極型和CMOS型兩種。圖10.2.7所示為一位CMOS型電子模擬開關的原理電路。V1～V7構成兩個互為倒相的CMOS反相器，兩個反相器的輸出分別控制V8和V9的柵極，V8和V9的漏極同時接電阻網絡中的一個2R電阻，而源極分別接地和運放的反相輸入端。

圖10.2.7一位CMOS型模擬電子開關電路

當輸入端di為高電平時，V4和V5組成的反相器輸出高電平，V7和V6組成的反相器輸出低電平，結果可使V9導通，V8截止，由V9將電流引向運放反相輸入端；當輸入端di為低電平時，V4和V5組成的反相器輸出低電平，V7和V6組成的反相器輸出高電平，結果可使V8導通，V9截止，由V8將電流引向地。

倒T型電阻網絡DAC的特點：模擬開關在地與虛地之間轉換，不論開關狀態(tài)如何變化，各2R支路電流始終不變，因此不需要電流建立時間。其次，各支路電流直接流入運算放大器輸入端，不存在傳輸時間，因此提高了轉換速度。在動態(tài)轉換過程中，不易產生尖峰脈沖，有效地減小了動態(tài)誤差。倒T型電阻網絡DAC是目前D/A轉換器中速度最快的一種，也是用的最多的一種。

10.2.2DAC的主要技術指標1.分辨率一個n位轉換器的額定分辨率就是最小輸出電壓VLSB（對應的輸入數字量只有最低有效位為1）與最大輸出電壓（對應的輸入數字量所有有效位全為1）之比,即由于該參數是由轉換器數字量的位數所決定的，故常用位數表示，

如8位，12位等。

2.轉換精度

轉換精度是電路的理論值與實際輸出值之差。這種差值由轉換過程中各種誤差引起，主要包括以下內容：（1）非線性誤差。它是由模擬電子開關導通的電壓降和電阻網絡電阻值偏差產生的。（2）比例系數誤差。它是由參考電壓VREF的偏離而引起的誤差。

（3）

漂移誤差。

它是由運算放大器零點漂移產生的誤差。

3.建立時間

從輸入數字信號到輸出電流或電壓到達穩(wěn)態(tài)值所需要的時間為建立時間。所以輸入的數字量變化越大，建立時間越長，一般在產品說明書中給出的都是輸入由全0變全1（或由全1變全0）時的建立時間。除了以上參數以外，在使用DAC時，還必須知道工作電源電壓、輸出方式、輸出值范圍、

輸入邏輯電平和功率消耗等。

10.2.3DAC的應用

DAC的集成器件有很多產品，現以DAC0832為例，討論集成DAC的電路結構和應用方面的一些問題。

DAC0832是8位數/模轉換器。它的內部具有兩個數據寄存器和一個R-2R倒T型電阻網絡，其電路結構框圖如圖10.2.8（b）所示，各引腳名稱和功能介紹如下：“1”（CS）：片選信號，低電平有效?！?”（WR1）：數據輸入選通信號，低電平有效。“3”（AGND）：

模擬地。

“7～4”（Ｄ0～D3）、“16～13”（D4～D7）：數字量輸入端，由低位至高位，共8位?！?”（VREF）：參考電壓輸入端。“9”（Rf）：運算放大器的輸出端接DAC的反饋電阻?！?0”（DGND）：數字地?！?1”（Io1）、“12”（Io2）：DAC的兩個電流輸出端?！?7”（XFER）：數據傳送控制信號，低電平有效，它控制輸入寄存器的內容是否傳送給DAC寄存器?！?8”（WR2）：數據傳送選通信號，低電平有效?！?9”（ILE）：輸入允許信號，高電平有效?！?0”（VCC）：電路工作的電源電壓，

其值為+5～+15V。

圖10.2.8DAC0832引腳圖和電路結構框圖(a)引腳圖；(b)結構框圖

芯片的工作過程是：當ILE、CS、WR1同時為有效電平時，將D7～D0數據線上的數據送到輸入寄存器中；當WR2、XFER同時為有效電平時，才將輸入寄存器中的數據傳送到DAC寄存器。由于DAC0832中不包含求和運算放大器，因此需要外接運算放大器才能構成完整的DAC，如圖10.2.9所示。

下面是由DAC0832和4位二進制計數器芯片74LS161構成的階梯脈沖發(fā)生器電路。要求有15個階梯，每個階梯高0.5V，如圖10.2.10所示。圖10.2.9DAC0832與運算放大器的連接

圖10.2.10波形圖

根據要求，選擇基準電壓VREF=16×0.5=8V，這樣只要將DAC0832數據的高4位與74LS161計數器的輸出相連，并依次改變計數狀態(tài)，即0000→0001→0010…→1111→0000，這樣DAC0832的數據線D7～D0依次為00000000→00010000…→11110000→00000000，經D/A轉換后，得到模擬的階梯電壓。

階梯波發(fā)生器的電路如圖10.2.11所示。

圖10.2.11階梯波發(fā)生器的電路

10.3模/數轉換器（ADC）

10.3.1模/數轉換的一般工作過程模/數轉換器就是將模擬信號轉換成數字信號的電路。它是數/模轉換的逆過程。模/數轉換器的圖形符號如圖10.3.1所示。

圖10.3.1ADC的圖形符號

1.采樣和保持

采樣是將時間上連續(xù)變化的信號轉換為時間上離散的信號，即將時間上連續(xù)變化的模擬量轉換為一系列等間隔的脈沖，脈沖的幅度取決于輸入模擬量。其過程如圖10.3.2所示。

圖中ui（t）為輸入模擬信號，CP為采樣脈沖，uo（t）為輸出電壓。場效應管V為采樣門，電容C為保持電容，運算放大器為跟隨器，起緩沖隔離作用。圖10.3.2采樣保持電路及輸出波形（a）采樣保持電路原理；（b）工作波形在取樣脈沖CP=1的時間內，場效應管V導通，輸入模擬量ui（t）向電容充電，由于充電時間常數很小（場效應管的導通電阻很?。虼薈上的充電電壓能及時跟上ui（t）的采樣值。采樣結束，V迅速截止，電容上的充電電壓就保持了前一取樣時的輸入電壓ui（t）值。一直保持到下一個取樣脈沖CP=1為止。在輸入一連串取樣脈沖序列后，取樣保持電路的放大器輸出電壓uo（t）便得到圖10.3.2（b）所示的波形。

2.量化和編碼

輸入模擬電壓經過取樣保持以后，得到的是階梯波。該階梯波仍是一個可能取任意值的電壓量，而任何一個數字量的大小只能是某個規(guī)定的最小數量單位的整數倍。另外，由于數字量的位數有限，只能表示有限個數值（n位數字量只能表示2n個數值）。因此，用數字量來表示模擬量時就有一個類似于四舍五入的近似問題，即必須將采樣后的樣值電平歸化到與之接近的離散電平上，這個過程稱為量化；用二進制碼來表示各個量化電平稱為編碼。量化的方法一般有兩種：只舍不入法和有舍有入法,如圖10.3.3所示圖10.3.3兩種量化方法比較（a）

只舍不入法；

（b）

有舍有入法

1）只舍不入法

它是將采樣保持信號uo（t）不足一個量化間隔的舍去，取其原整數。如圖10.3.3(a)所示，區(qū)域（3）中Uo=3.6V，將它歸并到3V的量化電平。因此，編碼以后的輸出為011。

2）有舍有入法

當采樣保持信號uo（t）的尾數小于0.5V時，用舍尾取整法將其量化；當采樣保持信號uo（t）的尾數大于0.5V時，用舍尾入整法將其量化。如圖10.3.3(b)所示，區(qū)域（3）中Uo=3.6V，尾數0.6＞0.5，因此歸化到4V，編碼后的輸出為100；區(qū)域（5）中Uo=4.1V，尾數0.1＜0.5，因此歸化到4V，編碼后的輸出為100。有舍有入法的誤差比只舍不入法的小。10.3.2ADC的常用類型與工作原理1．

并行比較型ADC如圖10.3.4所示的電路，VREF是已知的參考電壓，比較器的輸出電壓為

ui＞VREFui＜VREF隨時間連續(xù)變化的ui經一比較器與VREF比較后，輸出的uo為只有兩種數值的離散值。若用二元常量來表示，Uomax=1,Uomin=0,則可認為該比較器就是輸出為一位的ADC。

為了使A/D轉換具有實用性，必須增加數字輸出的位數。圖10.3.5是一個3位輸出的并行比較型ADC的電路原理圖。它由電壓比較器、

寄存器和編碼器三部分組成。

圖10.3.4輸出為一位的ADC圖10.3.53位并行比較型ADC電壓比較器：電壓比較器由電阻分壓器和7個比較器構成。在電阻分壓中，電阻鏈把參考電壓VREF分壓，得到 7個量化電平，然后，把這7個電平分別接到7個電壓比較器的負輸入端，作為比較基準。同時，將輸入模擬信號分別接在7個電壓比較器的正輸入端，與這7個量化電平進行比較，如果輸入信號ui大于比較器的參考電平，則輸出Ci=1,否則Ci=0。

寄存器：由7個D觸發(fā)器構成。在時鐘CP的作用下，將比較器輸出Ci保存下來，以供編碼用。編碼器：將寄存器送來的7位二進制碼轉換成3位二進制代碼D2D1D0。

表10.3.1并聯型ADC的轉換關系

例如：假設模擬輸入ui=4V，VREF=10V，則

因此，比較器輸出C6～C0為0000111，將此狀態(tài)存入寄存器，經編碼輸出最后結果：D2D1D0=011。這樣模擬量輸入ui=4V，經A/D轉換后，得到數字量D2D1D0=011。

并聯比較型ADC的轉換速度很快，其轉換速度取決于器件的速度。但電路復雜，對于一個n位二進制輸出的并聯比較ADC，需要有2n-1個比較器，2n-1個觸發(fā)器，編碼電路也隨著n的增加而變得復雜。這種A/D轉換適用于高速，精度較低的場合。

2．逐次逼近式ADC

逐次逼近式ADC是直接式ADC中最常見的一種，其結構框圖如圖10.3.6所示。

圖10.3.6逐次逼近式ADC結構框圖

表10.3.2Ui=150mV的逐次比較過程

從以上分析可見，逐次逼近比較式ADC的數碼位數越多，轉換結果越精確，轉換時間越長。這種電路對完成一個采樣值的轉換所需時間為（n+2）TCP，2TCP是給寄存器置初值及讀出二進制數所需要的時間。圖10.3.7Ui=150mV逐次比較Uo的波形圖

根據上述原理構成的3位逐次逼近型A/D轉換器的邏輯電路如圖10.3.8所示。它由比較器、DAC、節(jié)拍脈沖發(fā)生器（F1～F5）和數碼寄存器（FA～FC）4部分組成，F1～F5接成環(huán)形移位寄存器。圖10.3.83位逐次逼近型A/D轉換器的邏輯電路

設DAC的參考電壓VREF=5V，待轉換的模擬電壓Ui=3.2V。工作前先將寄存器FA、FB、FC清零，同時使環(huán)形計數器置成Q1Q2Q3Q4Q5=10000狀態(tài)。當第一個CP脈沖的上升沿到來時，因Q1=1，所以CP=1期間，FA被置1，FB、FC保持0狀態(tài)。這時，寄存器的狀態(tài)QAQBQC=100加到3位DAC的輸入端，并在DAC的輸出端得到相應的模擬電壓Uo=5×2-1V=2.5V，因為Uo＜Ui，比較器的輸出Y為低電平，同時環(huán)形計數器的狀態(tài)變?yōu)镼1Q2Q3Q4Q5=01000。當第二個CP脈沖的上升沿到來時，因Q2=1，所以CP=1期間，FB被置1。由于Y=0，封鎖了與門G1，Q2不能通過G1使FA置0，故QA仍為1。因此QAQBQC=110，在DAC的輸出端得到相應的模擬電壓Uo=5×（2-1+2-2）V=3.75V。因為Uo＞Ui，比較器的輸出Y=1。同時環(huán)形計數器的狀態(tài)變?yōu)镼1Q2Q3Q4Q5=00100。

當第三個CP脈沖的上升沿到來時，因Q3=1，所以CP=1期間,FC被置1。由于Y=1，與門G2被打開，Q3通過G2使FB置0。此時，由于Q1=Q2=0,故QA仍為1。因此QAQBQC=101，在DAC的輸出端得到相應的模擬電壓Uo=5×（2-1+2-3）V=3.125V。因為Uo〈Ui，比較器的輸出Y=0。同時環(huán)形計數器的狀態(tài)變?yōu)镼1Q2Q3Q4Q5=00010。當第四個CP脈沖的上升沿到來時，因比較器的輸出Y=0，封鎖了與門G1～G3，且Q1=Q2=Q3=0，所以FAFBFC保持原狀態(tài)，即QAQBQC=101。環(huán)形計數器的狀態(tài)變?yōu)镼1Q2Q3Q4Q5=00001，Q5=1。打開三態(tài)門，輸出轉換結果ABC=101。

當第五個CP脈沖的上升沿到來時，環(huán)形計數器的狀態(tài)變?yōu)镼1Q2Q3Q4Q5=10000，返回初始狀態(tài)。同時，由于Q5=0，輸出三態(tài)門被封鎖，轉換輸出信號隨之消失。常用的逐次逼近型A/D轉換器有8、10、12、24位等電路，其優(yōu)點是精度高，轉換速度快。

3．雙積分型ADC

雙積分型ADC屬于電壓——時間變換型轉換器，它是經過中間變量間接實現A/D轉換的。它通過兩次積分，先將模擬電壓Ui轉換成與之大小相對應的時間寬度T，再在時間寬度T內用計數頻率不變的計數器計數，計數的結果就是正比于輸入模擬電壓的數字量，其工作原理如圖10.3.9所示。它由基準電壓-VREF、積分器A、過零比較器C、計數器、控制電路和控制開關組成。

圖10.3.9雙積分型ADC的邏輯電路

其中，開關S1由控制邏輯電路的狀態(tài)控制，以便將被測模擬電壓Ui和基準電壓-VREF分別接入積分器A進行積分。過零比較器C用來監(jiān)測積分器輸出電壓的過零時刻。當積分器輸出Uo＜0時，比較器的輸出Y為高電平，時鐘脈沖送入計數器計數；當Uo>0時，比較器的輸出Y為低電平，計數器停止計數。F0～Fn-1為T′觸發(fā)器構成的二進制異步加法計數器電路，Fn作為開關S1的控制觸發(fā)器。雙積分型A/D轉換器工作原理可以分成兩個階段來描述，分析過程結合圖10.3.10進行。圖10.3.10雙積分型ADC的工作波形

第一階段（對Ui信號的積分），轉換開始前，接通開關S0，使積分電容C放電，同時使計數器清零。在轉換過程開始時（t=0），斷開S0，由于計數器已經清零，即Qn=0，開關S1接通模擬輸入信號Ui，實現積分器對Ui信號積分，積分時間為T1，當積分到T1時，積分器輸出電壓為由于在0～T1積分時間內，uo<0，零值比較器輸出Y=1，因此G門是打開的，n位二進制計數器從零開始計數，一直到F0～Fn-1觸發(fā)器全部為1狀態(tài)結束（即2n個數）。令脈沖周期為TCP，則此時，再輸入計數脈沖，觸發(fā)器F0～Fn-1又全部返回零狀態(tài)。而觸發(fā)器Fn由0翻到1，使Qn=1，于是控制開關S1倒向與Ui極性相反的基準電壓的一側，此時第一階段結束。因為T1=2n·TCP，所以第一次積分結束時，

積分器的輸出電壓為

第二階段（對基準電壓反相積分），假定輸入電壓Ui是正極性，那么，此時開關S1接至-VREF的基準電壓上，積分器就對-VREF積分，積分器輸出從Uo1開始向正方向上升。積分器的輸出表達式為

當積分器輸出電壓上升到uo≥0時，比較器輸出Y=0，G門被封鎖，計數器停止計數。假定反向積分從開始到uo=0所用時間為T2，且計數器此時已記錄了m個脈沖，那么

T2=T-T1=mTCP

于是

所以

可見，計數器記錄的脈沖數m與輸入電壓成正比，并且此值可以從計數器直接讀出。這樣便實現了A/D轉換。由于雙積分型ADC采用了測量輸入電壓在采樣時間T1內的平均值的原理，因此具有很強的抗工頻干擾能力。另一方面，由于在轉換過程中，前后兩次積分所采用的是同一積分器，兩次積分誤差可以相互互補，因此，轉換精度較高，但其工作速度較低。必須指出，在積分階段結束以后，計數停止，此時開關S0閉合，使電容C放電，積分器回零。此后，積分進入休止狀態(tài)，等待下一次測量。在下一次測量開始時，先要對計數器清零。另外，輸入電壓不僅可以為正，也可以為負。當輸入電壓為負時，第二次積分的基準電壓必須為正。這些任務都要通過另外的控制電路來實現。10.3.3ADC的主要技術指標1．分辨率

以輸出二進制代碼的位數表示分辨率的大小。位數越多，其量化誤差越小，轉換精度越高，分辨率也越高。若其分辨率用百分數表示，

即

2．精確度ADC的精確度定義為：

一般ADC的精度為±0.02%，當輸入模擬量滿量程為10V時，其最大誤差為10V的萬分之二，

即2mV。

3．轉換時間

完成一次ADC操作所需的時間為轉換時間，它是指接收到轉換控制信號至輸出端得到穩(wěn)定的數字輸出所經歷的時間。其他還有輸入模擬電壓范圍、

穩(wěn)定性、

電源功率消耗等指標。

10.3.4ADC的應用

ADC集成電路也有多種型號供選擇，下面以ADC0804為例，討論ADC的結構和應用。

ADC0804是8位的模/數轉換，采用逐次逼近型工作原理。圖10.3.11是它的結構框圖，圖10.3.12是它的引腳圖。

各引腳名稱和功能介紹如下：

圖10.3.11ADC0804的電路框圖

圖10.3.12ADC0804的引腳圖

“1”（CS）：片選信號，低電平有效?！?”（RD）：讀輸出數字信號。RD=0時，三態(tài)門接通數據總線，RD=1時，為高阻態(tài)?！?”（WR）：寫輸入模擬信號。低電平有效，在低電平結束后約100μsA/D變換完成。“4”（CLKin）：外部時鐘輸入端?！?”（INTR）：輸出中斷請求，低電平有效。當A/D變換結束時，INTR自動變低，以便通知其他設備來取結果，在RD前沿到來后，INTR

自動變高。

“6、7”（Uin(+)、Uin(-)）：模擬輸入端。模擬量是經差動放大器輸入的，如果輸入電壓為正極性，則可將輸入電壓加到Uin(+)端，Uin(-)端接地。如果輸入電壓為負極性，則可將輸入電壓加到Uin(-)端，Uin(+)端接地。“8”（AGND）：模擬地?！?”（UR/2）：內部電阻網絡所用的基準電源，其值約為輸入電壓范圍的1/2，當輸入電壓是0～5V時，可由VCC經內部分壓得到，不需外接任何電源。“10”（DGND）：數字地?！?1～18”（D0～D7）：8位數字輸出。其特點是接8位三態(tài)輸出鎖存器，因此數據輸出可以采用總線結構?！?9”（CLKR）：芯片內部時鐘，其頻率由外接R和C決定，R、C接法如圖10.3.11所示，內部時鐘頻率f=1/(1.1RC)，其中R=10kΩ?！?0”（VCC）：電源端，為5V。ADC0804工作時對各控制信號的時序要求如圖10.3.13所示。圖10.3.13ADC0804對各控制信號的時序要求

圖10.3.14ADC0804的應用

圖10.3.14中片選信號CS由控制系統(tǒng)給出，在給出有效片選信號的同時還觸發(fā)單穩(wěn)態(tài)觸發(fā)器，

使單穩(wěn)態(tài)輸出一個負脈沖，

這個負脈沖同時加到WR和RD

端。一方面使RD有效，把前一次已轉換好的數據，讀出到數據總線上;另一方面又可使WR有效，給出又一次的轉換命令