門電路和組合邏輯電路可用

關(guān)于門電路和組合邏輯電路可用模擬信號(hào)：隨時(shí)間連續(xù)變化的信號(hào)20.1

數(shù)制和脈沖信號(hào)模擬信號(hào)數(shù)字信號(hào)電子電路中的信號(hào)1.模擬信號(hào)正弦波信號(hào)t三角波信號(hào)t第2頁,共146頁，2024年2月25日，星期天

處理模擬信號(hào)的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號(hào)間的大小及相位關(guān)系。

在模擬電路中，晶體管三極管通常工作在放大區(qū)。

處理數(shù)字信號(hào)的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號(hào)之間的邏輯關(guān)系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。第3頁,共146頁，2024年2月25日，星期天數(shù)字信號(hào)

在數(shù)字電路中，信號(hào)是脈沖的，脈沖信號(hào)是一種躍變信號(hào)，并且持續(xù)時(shí)間短暫。最常見的是矩形波和尖頂波尖頂波t矩形波t第4頁,共146頁，2024年2月25日，星期天脈沖幅度A脈沖上升時(shí)間tr

脈沖周期T脈沖下降時(shí)間tf

脈沖寬度tp

脈沖信號(hào)的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實(shí)際的矩形波第5頁,共146頁，2024年2月25日，星期天脈沖信號(hào)正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖第6頁,共146頁，2024年2月25日，星期天（1）十進(jìn)制十進(jìn)制采用0,1,2,3,4,5,6,7,8,9十個(gè)數(shù)碼，其進(jìn)位的規(guī)則是“逢十進(jìn)一”。不同數(shù)位有不同數(shù)位的”位權(quán)”值。整數(shù)部分從低位到高位依次為，，…；小數(shù)部分從高位到低位依次為，4587.29=4

103+5102+8101+7100+210

1+910

2十進(jìn)制計(jì)數(shù)的基數(shù)是102常用數(shù)制第7頁,共146頁，2024年2月25日，星期天（2）二進(jìn)制二進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如:例如：1+1=10=1×21

+0×20二進(jìn)制數(shù)只有0、1兩個(gè)數(shù)碼，基數(shù)是2。進(jìn)位規(guī)律是：“逢二進(jìn)一”

.二進(jìn)制計(jì)數(shù)的基數(shù)是2。第8頁,共146頁，2024年2月25日，星期天（3）八進(jìn)制

八進(jìn)制數(shù)中只有0,1,2,3,4,5,6,7八個(gè)數(shù)碼，基數(shù)是8，進(jìn)位規(guī)律是“逢八進(jìn)一”。八進(jìn)制就是以8為基數(shù)的計(jì)數(shù)體制。八進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)，如：第9頁,共146頁，2024年2月25日，星期天

十六進(jìn)制數(shù)中只有0,1,2,3,4,5,6,7,8,9,A（10）、B（11）、C（12）、D（13）、E（14）、F（15）十六個(gè)數(shù)碼，基數(shù)是16，進(jìn)位規(guī)律是“逢十六進(jìn)一”。各位的權(quán)均為16的冪。例如（4）十六進(jìn)制第10頁,共146頁，2024年2月25日，星期天1)、十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)：

a.整數(shù)的轉(zhuǎn)換:“輾轉(zhuǎn)相除”法:將十進(jìn)制數(shù)連續(xù)不斷地除以2,直至商為零，所得余數(shù)由低位到高位排列，即為所求二進(jìn)制數(shù)整數(shù)部分小數(shù)部分3十進(jìn)制轉(zhuǎn)換為任意進(jìn)制數(shù)第11頁,共146頁，2024年2月25日，星期天可將(37)D按如下的步驟轉(zhuǎn)換為二進(jìn)制數(shù)由上得(37)D=(100101)B第12頁,共146頁，2024年2月25日，星期天b.小數(shù)的轉(zhuǎn)換:由此可見，將十進(jìn)制小數(shù)乘以2取整數(shù)法，直到滿足規(guī)定的位數(shù)為止

例將十進(jìn)制小數(shù)(0.39)D轉(zhuǎn)換成二進(jìn)制數(shù),0.39×2=0.78b-1=00.78×2=1.56b-2=10.56×2=1.12b-3=10.12×2=0.24b-4=00.24×2=0.48b-5=00.48×2=0.96b-6=00.96×2=1.92b-7=10.92×2=1.84b-8=10.84×2=1.68b-9=10.68×2=1.36b-10=1第13頁,共146頁，2024年2月25日，星期天（2）十-八進(jìn)制轉(zhuǎn)換將每位八進(jìn)制數(shù)展開成三位二進(jìn)制數(shù)，排列順序不變即可。轉(zhuǎn)換時(shí)，由小數(shù)點(diǎn)開始，整數(shù)部分自右向左，小數(shù)部分自左向右，三位一組，不夠三位的添零補(bǔ)齊，則每三位二進(jìn)制數(shù)表示一位八進(jìn)制數(shù)。因?yàn)榘诉M(jìn)制的基數(shù)8=23

，所以，可將三位二進(jìn)制數(shù)表示一位八進(jìn)制數(shù)，即000～111表示0～7例

(10110.011)B=例

(752.1)O=(26.3)O

(111101010.001)B第14頁,共146頁，2024年2月25日，星期天（3）十--十六進(jìn)制轉(zhuǎn)換

二進(jìn)制轉(zhuǎn)換成十六進(jìn)制：因?yàn)?6進(jìn)制的基數(shù)16=24，所以，可將四位二進(jìn)制數(shù)表示一位16進(jìn)制數(shù)，即0000～1111表示0-F。例

(111100010101110)B=將每位16進(jìn)制數(shù)展開成四位二進(jìn)制數(shù)，排列順序不變即可。例(BEEF)H=(78AE)H

(1011111011101111)B十六進(jìn)制轉(zhuǎn)換成二進(jìn)制：例

(111100010101110)B=第15頁,共146頁，2024年2月25日，星期天

4二進(jìn)制的算術(shù)運(yùn)算（1）二進(jìn)制加法0+0=0，0+1=1，1+0=1，1+1=10。例1.3.1計(jì)算兩個(gè)二進(jìn)制數(shù)1010和0101的和。解：

第16頁,共146頁，2024年2月25日，星期天0-0=0，1-1=0，1-0=10-1=11（2）二進(jìn)制減法計(jì)算兩個(gè)二進(jìn)制數(shù)1010和0101的差。解： 第17頁,共146頁，2024年2月25日，星期天

（3）、乘法0×0=0，0×1=0，1×0=0，1×1=1計(jì)算兩個(gè)二進(jìn)制數(shù)1010和0101的積。解：

第18頁,共146頁，2024年2月25日，星期天20.2

基本門電路及其組合

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關(guān)，它能按照一定的條件去控制信號(hào)的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門電路又稱為邏輯門電路。20.2.1邏輯門電路的基本概念基本邏輯關(guān)系為“與”、“或”、“非”三種。

下面通過例子說明邏輯電路的概念及“與”、“或”、“非”的意義。第19頁,共146頁，2024年2月25日，星期天

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負(fù)邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平第20頁,共146頁，2024年2月25日，星期天220V+-

設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示。邏輯表達(dá)式：

Y=A?B1.“與”邏輯關(guān)系“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。000101110100ABYBYA狀態(tài)表第21頁,共146頁，2024年2月25日，星期天BY220VA+-2.“或”邏輯關(guān)系

“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí)，該事件就發(fā)生。邏輯表達(dá)式：

Y=A+B狀態(tài)表000111110110ABY第22頁,共146頁，2024年2月25日，星期天3.“非”邏輯關(guān)系

“非”邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：Y=A狀態(tài)表101AY0Y220VA+-R第23頁,共146頁，2024年2月25日，星期天

由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號(hào)都是用電位（或稱電平）的高低表示的。高電平和低電平都不是一個(gè)固定的數(shù)值，而是有一定的變化范圍。

門電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與前面所講過的基本邏輯關(guān)系相對(duì)應(yīng)。

門電路主要有：與門、或門、非門、與非門、或非門、異或門等。20.2.2

分立元件基本邏輯門電路20.2

基本門電路及其組合第24頁,共146頁，2024年2月25日，星期天1.二極管“與”門電路(1)電路(2)工作原理輸入A、B、C全為高電平“1”，輸出Y為“1”。輸入A、B、C不全為“1”，輸出Y

為“0”。0V0V0V0V0V3V+U12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V第25頁,共146頁，2024年2月25日，星期天1.二極管“與”門電路(3)邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達(dá)式：

邏輯符號(hào)：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表第26頁,共146頁，2024年2月25日，星期天2.二極管“或”門電路(1)電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U12VRDADCABYDBC(2)工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個(gè)為“1”，輸出Y

為“1”。第27頁,共146頁，2024年2月25日，星期天2.二極管“或”門電路(3)邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達(dá)式：邏輯符號(hào)：ABYC>100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表第28頁,共146頁，2024年2月25日，星期天3.晶體管“非”門電路+UCC-UBBARKRBRCYT10截止飽和(2)邏輯表達(dá)式：“0”10“1”(1)電路“0”“1”AY“非”門邏輯狀態(tài)表邏輯符號(hào)1AY第29頁,共146頁，2024年2月25日，星期天1.與非門電路有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：1Y“非”門20.2.3

基本邏輯門電路的組合第30頁,共146頁，2024年2月25日，星期天2.或非門電路YABC“或非”門1Y20.2.3

基本邏輯門電路的組合“或”門ABC>1有“1”出“0”，全“0”出“1”00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表Y=A+B+C邏輯表達(dá)式：≥1第31頁,共146頁，2024年2月25日，星期天例：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABY1>1ABY2Y2第32頁,共146頁，2024年2月25日，星期天ABC&1&D>1Y3.與或非門電路20.2.3

基本邏輯門電路的組合Y=A.B+C.D邏輯表達(dá)式：>1&&YABCD邏輯符號(hào)第33頁,共146頁，2024年2月25日，星期天20.3TTL門電路(三極管—三極管邏輯門電路)

TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。下面介紹集成“與非”門電路的工作原理、特性和參數(shù)。第34頁,共146頁，2024年2月25日，星期天T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1輸入級(jí)中間級(jí)輸出級(jí)20.3.1TTL“與非”門電路1.電路E2E3E1B等效電路C多發(fā)射極三極管第35頁,共146頁，2024年2月25日，星期天T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1(1)輸入全為高電平“1”(3.6V)時(shí)2.工作原理4.3VT2、T5飽和導(dǎo)通鉗位2.1VE結(jié)反偏截止“0”(0.3V)

負(fù)載電流（灌電流）輸入全高“1”,輸出為低“0”1VT1R1+UccT4第36頁,共146頁，2024年2月25日，星期天T5YR3R5AB

CR4R2R1T3T4T2+5VT12.工作原理1VT2、T5截止

負(fù)載電流（拉電流）(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”輸入有低“0”輸出為高“1”

流過E結(jié)的電流為正向電流5VVY

5-0.7-0.7

=3.6V第37頁,共146頁，2024年2月25日，星期天有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：Y&ABC“與非”門第38頁,共146頁，2024年2月25日，星期天74LS00、74LS20管腳排列示意圖&&1211109814133456712&&UCC4B4A4Y3B3A3Y1B1A1Y2B2A2YGND(a)74LS001211109814133456712&&UCC2D3C2BNC2A2Y1B1ANC1D1C1YGND74LS20(b)第39頁,共146頁，2024年2月25日，星期天(1)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CDE3.TTL“與非”門特性及參數(shù)電壓傳輸特性測(cè)試電路ABO1231234Ui/VUO/V&+5VUiUoVV第40頁,共146頁，2024年2月25日，星期天ABCDE(2)TTL“與非”門的參數(shù)電壓傳輸特性典型值3.6V，

2.4V為合格典型值0.3V，

0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL輸出高電平電壓UOH和輸出低電平電壓UOLUO/VO1231234Ui/V第41頁,共146頁，2024年2月25日，星期天

指一個(gè)“與非”門能帶同類門的最大數(shù)目，它表示帶負(fù)載的能力。對(duì)于TTL“與非”門NO

8。輸入高電平電流IIH和輸入低電平電流IIL

當(dāng)某一輸入端接高電平，其余輸入端接低電平時(shí)，流入該輸入端的電流，稱為高電平輸入電流IIH（

A）。

當(dāng)某一輸入端接低電平，其余輸入端接高電平時(shí)，流出該輸入端的電流，稱為低電平輸入電流IIL（mA）。扇出系數(shù)NO第42頁,共146頁，2024年2月25日，星期天平均傳輸延遲時(shí)間tpd50%50%tpd1tpd2TTL的tpd約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO第43頁,共146頁，2024年2月25日，星期天20.3.2三態(tài)輸出“與非”門當(dāng)控制端為高電平“1”時(shí)，實(shí)現(xiàn)正常的“與非”邏輯關(guān)系

Y=A?B“1”控制端DE1.電路D截止T5Y

R3R5AB

R4R2R1T3T4T2+5VT1第44頁,共146頁，2024年2月25日，星期天20.3.2三態(tài)輸出“與非”門“0”控制端DET5Y

R3R5AB

R4R2R1T3T4T2+5VT11.電路導(dǎo)通1V1V當(dāng)控制端為低電平“0”時(shí)，輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)。第45頁,共146頁，2024年2月25日，星期天&YEBA邏輯符號(hào)

0

高阻0

0

1

1

0

1

11

1

0

111

1

10

表示任意態(tài)20.3.2三態(tài)輸出“與非”門三態(tài)輸出“與非”狀態(tài)表ABEY功能表輸出高阻第46頁,共146頁，2024年2月25日，星期天三態(tài)門應(yīng)用：可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào)?！?”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B1第47頁,共146頁，2024年2月25日，星期天20.4.1CMOS非門電路AYT2+UDDT1N溝道P溝道GGDSS20.4CMOS門電路PMOS管NMOS管CMOS管負(fù)載管驅(qū)動(dòng)管(互補(bǔ)對(duì)稱管)A=“1”時(shí)，T1導(dǎo)通，T2截止，Y=“0”A=“0”時(shí)，T1截止，T2導(dǎo)通，Y=“1”Y=A第48頁,共146頁，2024年2月25日，星期天20.5邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。第49頁,共146頁，2024年2月25日，星期天1.常量與變量的關(guān)系20.5.1邏輯代數(shù)運(yùn)算法則2.邏輯代數(shù)的基本運(yùn)算法則自等律0-1律重疊律還原律互補(bǔ)律交換律第50頁,共146頁，2024年2月25日，星期天2.邏輯代數(shù)的基本運(yùn)算法則普通代數(shù)不適用！證:結(jié)合律分配律A+1=1

AA=A.第51頁,共146頁，2024年2月25日，星期天110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律(1)A+AB=A(2)A(A+B)=A對(duì)偶式第52頁,共146頁，2024年2月25日，星期天對(duì)偶關(guān)系：

將某邏輯表達(dá)式中的與(?)換成或

(+)，或(+)換成與(?)，得到一個(gè)新的邏輯表達(dá)式，即為原邏輯式的對(duì)偶式。若原邏輯恒等式成立，則其對(duì)偶式也成立。證明：A+AB=A（3）（4）對(duì)偶式（5）（6）對(duì)偶式第53頁,共146頁，2024年2月25日，星期天20.5.2邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖下面舉例說明這四種表示方法。

例：有一T形走廊，在相會(huì)處有一路燈,在進(jìn)入走廊的A、B、C三地各有控制開關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開關(guān)，燈亮；任意閉合兩個(gè)開關(guān)，燈滅；三個(gè)開關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開關(guān)（輸入變量）；Y代表燈（輸出變量）。第54頁,共146頁，2024年2月25日，星期天

1.列邏輯狀態(tài)表設(shè)：開關(guān)閉合其狀態(tài)為“1”，斷開為“0”燈亮狀態(tài)為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(tài)(“1”或“0”)以表格形式來表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)

0000

A

B

C

Y0011010101101001101011001111第55頁,共146頁，2024年2月25日，星期天2.邏輯式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”

用“與”“或”“非”等運(yùn)算來表達(dá)邏輯函數(shù)的表達(dá)式。(1)由邏輯狀態(tài)表寫出邏輯式對(duì)應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

Y0011010101101001101011001111第56頁,共146頁，2024年2月25日，星期天各組合之間是“或”關(guān)系2.邏輯式反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y0011010101101001101011001111第57頁,共146頁，2024年2月25日，星期天3.邏輯圖YCBA&&&&&&&>1CBA第58頁,共146頁，2024年2月25日，星期天最小項(xiàng)A,B,C三個(gè)輸入變量，共有八種組合，分別為：特點(diǎn)如下：①每項(xiàng)都含有三個(gè)輸入變量，每個(gè)變量都是它的一個(gè)因子②每項(xiàng)中每個(gè)或以原變量的形式或以反變量的形式出項(xiàng)一次這八個(gè)乘積項(xiàng)是輸入變量A,B,C的最小項(xiàng)（n個(gè)輸入變量有2n個(gè)最小項(xiàng)）第59頁,共146頁，2024年2月25日，星期天20.5.3邏輯函數(shù)的化簡(jiǎn)

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡(jiǎn)化，則可使用較少的邏輯門實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。

利用邏輯代數(shù)變換，可用不同的門電路實(shí)現(xiàn)相同的邏輯功能?；?jiǎn)方法公式法卡諾圖法第60頁,共146頁，2024年2月25日，星期天1.用“與非”門構(gòu)成基本門電路(2)應(yīng)用“與非”門構(gòu)成“或”門電路(1)應(yīng)用“與非”門構(gòu)成“與”門電路AY&B&BAY&&&由邏輯代數(shù)運(yùn)算法則：由邏輯代數(shù)運(yùn)算法則：第61頁,共146頁，2024年2月25日，星期天&YA(3)應(yīng)用“與非”門構(gòu)成“非”門電路(4)用“與非”門構(gòu)成“或非”門YBA&&&&由邏輯代數(shù)運(yùn)算法則：第62頁,共146頁，2024年2月25日，星期天例1：化簡(jiǎn)2.應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)（1）并項(xiàng)法例2：化簡(jiǎn)（2）配項(xiàng)法第63頁,共146頁，2024年2月25日，星期天例3：化簡(jiǎn)（3）加項(xiàng)法（4）吸收法吸收例4：化簡(jiǎn)第64頁,共146頁，2024年2月25日，星期天例5：化簡(jiǎn)吸收吸收吸收吸收第65頁,共146頁，2024年2月25日，星期天3.應(yīng)用卡諾圖化簡(jiǎn)卡諾圖:是與變量的最小項(xiàng)對(duì)應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個(gè)最小項(xiàng)。（1）最小項(xiàng)：對(duì)于n輸入變量有2n種組合,最小項(xiàng)就有2n個(gè)，卡諾圖也相應(yīng)有2n個(gè)小方格。其特點(diǎn)是每個(gè)輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。如：三個(gè)變量，有8種組合，最小項(xiàng)就是8個(gè)，卡諾圖也相應(yīng)有8個(gè)小方格。在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。變量狀態(tài)的次序是00,01,11,10.第66頁,共146頁，2024年2月25日，星期天(2)卡諾圖BA0101二變量BCA0010011110三變量二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)編號(hào)AB00011110CD00011110四變量任意兩個(gè)相鄰最小項(xiàng)之間只有一個(gè)變量改變第67頁,共146頁，2024年2月25日，星期天(2)卡諾圖（a)根據(jù)狀態(tài)表畫出卡諾圖如:ABC00100111101111將輸出變量為“1”的填入對(duì)應(yīng)的小方格,為“0”的可不填。

0000

A

B

C

Y0011010101101001101011001111第68頁,共146頁，2024年2月25日，星期天(2)卡諾圖（b)根據(jù)邏輯式畫出卡諾圖ABC00100111101111將邏輯式中的最小項(xiàng)分別用“1”填入對(duì)應(yīng)的小方格。如果邏輯式中最小項(xiàng)不全，可不填。如:注意：如果邏輯式不是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)，或按例7方法填寫。第69頁,共146頁，2024年2月25日，星期天(3)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)ABC00100111101111例6.用卡諾圖表示并化簡(jiǎn)。解：

(a)將取值為“1”的相鄰小方格圈成圈;步驟1.卡諾圖2.合并最小項(xiàng)3.寫出最簡(jiǎn)“與或”邏輯式(b)所圈取值為“1”的相鄰小方格的個(gè)數(shù)應(yīng)為2n，(n=0,1,2…)(c)圈的個(gè)數(shù)應(yīng)最少，圈內(nèi)小方格個(gè)數(shù)應(yīng)盡可能多，每圈一個(gè)新的圈時(shí)，必須至少有一個(gè)未出現(xiàn)過的最小項(xiàng)第70頁,共146頁，2024年2月25日，星期天(3)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)ABC00100111101111解：三個(gè)圈最小項(xiàng)分別為：

合并最小項(xiàng)：相鄰的兩項(xiàng)可合并為一項(xiàng)，并消去一個(gè)因子。

寫出簡(jiǎn)化邏輯式②卡諾圖化簡(jiǎn)法：保留一個(gè)圈內(nèi)最小項(xiàng)的相同變量，而消去相反變量。③將合并過的結(jié)果相加，即為所求的最簡(jiǎn)與或式。第71頁,共146頁，2024年2月25日，星期天00ABC100111101111解：寫出簡(jiǎn)化邏輯式多余AB00011110CD000111101111相鄰例6.應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)(1)(2)第72頁,共146頁，2024年2月25日，星期天解：寫出簡(jiǎn)化邏輯式AB00011110CD000111101例7.應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)111111111

含A均填“1”注意：1.圈的個(gè)數(shù)應(yīng)最少2.每個(gè)“圈”要最大3.每個(gè)“圈”至少要包含一個(gè)未被圈過的最小項(xiàng)。第73頁,共146頁，2024年2月25日，星期天20.6

組合邏輯電路的分析與綜合

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出第74頁,共146頁，2024年2月25日，星期天20.6.1組合邏輯電路的分析(1)由邏輯圖寫出輸出端的邏輯表達(dá)式(2)運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：第75頁,共146頁，2024年2月25日，星期天例1：分析下圖的邏輯功能(1)寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1AB&&&&YY3Y2第76頁,共146頁，2024年2月25日，星期天(2)應(yīng)用邏輯代數(shù)化簡(jiǎn)Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..第77頁,共146頁，2024年2月25日，星期天(3)列邏輯狀態(tài)表Y=AB+AB=AB邏輯式(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABY邏輯符號(hào)ABY001100111001第78頁,共146頁，2024年2月25日，星期天(1)寫出邏輯式例2：分析下圖的邏輯功能A

B.Y=ABAB

.A?B化簡(jiǎn)A

B

=AB+AB&&11BAY&第79頁,共146頁，2024年2月25日，星期天(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”)

,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=1ABY邏輯符號(hào)=ABABY001100100111第80頁,共146頁，2024年2月25日，星期天20.6.2組合邏輯電路的綜合根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)(1)由邏輯要求，列出邏輯狀態(tài)表(2)由邏輯狀態(tài)表寫出邏輯表達(dá)式(3)簡(jiǎn)化和變換邏輯表達(dá)式(4)畫出邏輯圖設(shè)計(jì)步驟如下：第81頁,共146頁，2024年2月25日，星期天

例1：設(shè)計(jì)一個(gè)三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示“1”；如不贊同，不按鍵，表示“0”。表決結(jié)果用指示燈表示，多數(shù)贊同，燈亮為“1”，反之燈不亮為“0”。(1)列邏輯狀態(tài)表(2)寫出邏輯表達(dá)式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”對(duì)應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。0000

A

B

C

Y0010010001111000101111011111第82頁,共146頁，2024年2月25日，星期天(3)用“與非”門構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系0000

A

B

C

Y0010010001111000101111011111ABC00011110011111第83頁,共146頁，2024年2月25日，星期天三人表決電路&

&

ABCY&&&&ABCC第84頁,共146頁，2024年2月25日，星期天例2：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。

要求:

當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則為“0”。用“與非”門實(shí)現(xiàn)。(1)列邏輯狀態(tài)表(2)寫出邏輯表達(dá)式0000

A

B

C

Y0011010101101001101011001111(3)用“與非”門構(gòu)成邏輯電路ABC00100111101111解：第85頁,共146頁，2024年2月25日，星期天(4)邏輯圖YCBA01100111110&&&&&&&&1010第86頁,共146頁，2024年2月25日，星期天例3:

某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。試畫出控制G1和G2運(yùn)行的邏輯圖。

設(shè)：A、B、C分別表示三個(gè)車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和

G2運(yùn)行為“1”，不運(yùn)行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。第87頁,共146頁，2024年2月25日，星期天

邏輯要求：如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。開工“1”不開工“0”運(yùn)行“1”不運(yùn)行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G2第88頁,共146頁，2024年2月25日，星期天(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果(3)化簡(jiǎn)邏輯式可得：10100101001110011011100001110010ABC

G1

G210001101第89頁,共146頁，2024年2月25日，星期天(4)用“與非”門構(gòu)成邏輯電路

由邏輯表達(dá)式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡(jiǎn)。ABC00100111101111第90頁,共146頁，2024年2月25日，星期天(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2第91頁,共146頁，2024年2月25日，星期天20.7

加法器20.7.1二進(jìn)制十進(jìn)制：0~9十個(gè)數(shù)碼，“逢十進(jìn)一”。

在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。

在數(shù)字電路中，為了把電路的兩個(gè)狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對(duì)應(yīng)起來，采用二進(jìn)制。二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。第92頁,共146頁，2024年2月25日，星期天20.7

加法器加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來的進(jìn)位全加器實(shí)現(xiàn)第93頁,共146頁，2024年2月25日，星期天20.7.1半加器

半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來自低位的進(jìn)位。AB兩個(gè)輸入表示兩個(gè)同位相加的數(shù)兩個(gè)輸出SC表示半加和表示向高位的進(jìn)位邏輯符號(hào)：半加器：COABSC

第94頁,共146頁，2024年2月25日，星期天半加器邏輯狀態(tài)表邏輯表達(dá)式邏輯圖&=1ABSCA

B

S

C0000011010101101第95頁,共146頁，2024年2月25日，星期天20.7.2全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位來的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi

全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來自低位的進(jìn)位。邏輯符號(hào)：

全加器：AiBiCi-1SiCiCO

CI第96頁,共146頁，2024年2月25日，星期天(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111第97頁,共146頁，2024年2月25日，星期天邏輯圖&=1>1AiCiSiCi-1Bi&&第98頁,共146頁，2024年2月25日，星期天20.8

編碼器

把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。

要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足

2n

N第99頁,共146頁，2024年2月25日，星期天20.8.1二進(jìn)制編碼器將輸入信號(hào)編成二進(jìn)制代碼的電路。2n個(gè)n位編碼器高低電平信號(hào)二進(jìn)制代碼第100頁,共146頁，2024年2月25日，星期天(1)分析要求，確定二進(jìn)制代碼的位數(shù)：

輸入有8個(gè)信號(hào)，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。例：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1)將I0、I1、…I78個(gè)信號(hào)編成二進(jìn)制代碼。(2)編碼器每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效。(3)

設(shè)輸入信號(hào)高電平有效。解：第101頁,共146頁，2024年2月25日，星期天001011101000010100110111I0I1I2I3I4I5I6I7(2)列編碼表（方案有多種）輸入輸出Y2

Y1

Y0第102頁,共146頁，2024年2月25日，星期天(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7第103頁,共146頁，2024年2月25日，星期天(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0第104頁,共146頁，2024年2月25日，星期天將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路。輸入有十個(gè)數(shù)碼，輸出對(duì)應(yīng)的是二進(jìn)制代碼，簡(jiǎn)稱BCD碼20.8.2二–

十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個(gè)編碼器高低電平信號(hào)二進(jìn)制代碼第105頁,共146頁，2024年2月25日，星期天

列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個(gè)數(shù)碼，最常用的是8421碼。8421BCD碼編碼表000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y30001110100001111000110110000000000111第106頁,共146頁，2024年2月25日，星期天

寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7第107頁,共146頁，2024年2月25日，星期天畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0第108頁,共146頁，2024年2月25日，星期天

法二：第109頁,共146頁，2024年2月25日，星期天十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K

×10S001S12S23S34S45S56S67S78S89S9001100第110頁,共146頁，2024年2月25日，星期天

當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)輸入編碼電路，電路只能對(duì)其中一個(gè)優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼。

即允許幾個(gè)信號(hào)同時(shí)有效，但電路只對(duì)其中優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼，而對(duì)其它優(yōu)先級(jí)別低的信號(hào)不予理睬。20.8.3優(yōu)先編碼器第111頁,共146頁，2024年2月25日，星期天74LS4147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110第112頁,共146頁，2024年2月25日，星期天例:74LS147集成優(yōu)先編碼器(10線-4線)74LS147引腳圖低電平有效1615141312111091234567874LS4147第113頁,共146頁，2024年2月25日，星期天20.9

譯碼器和數(shù)字顯示

譯碼是編碼的反過程，它是將代碼的組合譯成一個(gè)特定的輸出信號(hào)。20.9.1二進(jìn)制譯碼器8個(gè)3位譯碼器二進(jìn)制代碼高低電平信號(hào)第114頁,共146頁，2024年2月25日，星期天74HC138集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×AS1輸出輸入BC第115頁,共146頁，2024年2月25日，星期天LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×AS1輸出輸入BC第116頁,共146頁，2024年2月25日，星期天邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC第117頁,共146頁，2024年2月25日，星期天74HC138(74LS138)集成譯碼器引腳圖邏輯圖第118頁,共146頁，2024年2月25日，星期天~3線–8線譯碼器的~

含三變量函數(shù)的全部最小項(xiàng)。Y0Y7基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。用譯碼器實(shí)現(xiàn)邏輯函數(shù)。...當(dāng)E3=1，E2=E1=0時(shí)第119頁,共146頁，2024年2月25日，星期天用一片74HC138實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)之和的形式在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合邏輯函數(shù).第120頁,共146頁，2024年2月25日，星期天74LS139譯碼器功能表

輸入

輸出SA0A1Y0110000011001101110

Y1Y2Y311101110111011174LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時(shí)譯碼器工作輸出低電平有效第121頁,共146頁，2024年2月25日，星期天74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC10916151413121174LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端第122頁,共146頁，2024年2月25日，星期天20.9.2

二-十進(jìn)制顯示譯碼器

在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制數(shù)顯示出來，這就要用顯示譯碼器。二十進(jìn)制代碼譯碼器驅(qū)動(dòng)器顯示器第123頁,共146頁，2024年2月25日，星期天gfedcba

1.半導(dǎo)體數(shù)碼管

由七段發(fā)光二極管構(gòu)成例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時(shí)發(fā)光高電平時(shí)發(fā)光共陽極接法abcgdef+dgfecbagfedcba共陰極接法abcdefg第124頁,共146頁，2024年2月25日，星期天2.七段顯示譯碼器Q3Q2Q1Q0agfedcb譯碼器二十進(jìn)制代碼(共陰極)100101111117個(gè)4位第125頁,共146頁，2024年2月25日，星期天七段顯示譯碼器狀態(tài)表gfedcbaQ3Q2Q1Q0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數(shù)碼第126頁,共146頁，2024年2月25日，星期天BS204A0A1A2A3

74LS247+5V來自計(jì)數(shù)器七段譯碼器和數(shù)碼管的連接圖510Ω×7abcdefgRBIBILTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCC74LS247型譯碼器的外引線排列圖abcdefg74LS247第127頁,共146頁，2024年2月25日，星期天20.10

數(shù)據(jù)分配器和數(shù)據(jù)選擇器

在數(shù)字電路中，當(dāng)需要進(jìn)行遠(yuǎn)距離多路數(shù)字傳輸時(shí)，為了減少傳輸線的數(shù)目，發(fā)送端常通過一條公共傳輸線，用多路選擇器分時(shí)發(fā)送數(shù)據(jù)到接收端，接收端利用多路分配器分時(shí)將數(shù)據(jù)分配給各路接收端，其原理如圖所示。使能端多路選擇器多路分配器數(shù)據(jù)選擇控制數(shù)據(jù)分配控制發(fā)送端接收端IYD0D1D2D3SA1A0傳輸線A0A1D0D1D2D3S第128頁,共146頁，2024年2月25日，星期天20.10.1數(shù)據(jù)選擇器從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出。例：四