Verilog-HDL常用組合電路設(shè)計指導

常用組合電路設(shè)計指導溫國忠

主要內(nèi)容

MUX設(shè)計加法器電路譯碼器設(shè)計7段顯示譯碼器設(shè)計編碼器設(shè)計組合邏輯電路定義組合邏輯含義：電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反響通路。組合邏輯建模方法建模思路：用語言表述出來：針對輸入，總有確定的輸出，輸入一變化，輸出就隨之變化建模標準：1.過程〔進程〕之外，本來就是并行，直接建模2.過程〔進程〕之內(nèi)：a.所有輸入變化立刻變化。b.針對輸入，輸出有確定值

Verilog過程及譯碼電路always過程語句always定義的過程塊是一個電路，電路從上電開始就會一直執(zhí)行；〔從代碼一開始就執(zhí)行，執(zhí)行完了再回到過程塊的最初來執(zhí)行，周而復始，不會停止，直到代碼執(zhí)行完畢〕多路選擇器(MUX)用case語句實現(xiàn)多路選擇器，一般要求選擇信號之間是關(guān)聯(lián)的；Case的多路選擇器一般是并行的操作。/******************************************\mux4_1.v參考設(shè)計(1)\******************************************/modulemux4_1〔a,b,c,d,sel,dout);inputa,b,c,d;input[1:0]sel;outputdout;regdout;always@(aorborcordorsel)begin case(sel) 2’b00:dout=a;2’b01:dout=b; 2’b10:dout=c; 2’b11:dout=d; endcaseendendmodule

/******************************************\mux4_1.v參考設(shè)計(2)\******************************************/modulemux4_1〔a,b,c,d,sel,dout);inputa,b,c,d;input[1:0]sel;outputdout;regdout;always@(aorborcordorsel)begin if(sel==2’b00) dout=a;elseif(sel==2’b01) dout=b; elseif(sel==2’b10) dout=c; else dout=d;endendmodule

/******************************************\mux4_1.v參考設(shè)計(3)\******************************************/modulemux4_1〔a,b,c,d,sel,dout);inputa,b,c,d;input[1:0]sel;outputdout;wiredout;assigndout=(sel==2’b00)?a:(sel==2’b01)?b: (sel==2’b10)?c:d;endmodule

半加器電路真值表a1a2bc0000011010101101半加器能對兩個一位二進制數(shù)相加，求得其和值及進位的邏輯電路稱為半加器。半加器的特點是：只考慮兩個一位二進制數(shù)的相加，而不考慮來自低位進位的運算電路，稱為半加器。任務7中設(shè)計的一位加法器級為半加器。加法器電路根據(jù)上述的真值關(guān)系，可以得到兩個布爾代數(shù)表達式如下：根據(jù)上述表達式，按照原理圖的方法設(shè)計加法器，原理圖如圖1所示。圖1一位加法器原理圖半加器電路原理圖根據(jù)上述的真值關(guān)系，可以得到兩個布爾代數(shù)表達式如下：根據(jù)上述表達式，按照原理圖的方法設(shè)計加法器，原理圖如圖1所示。圖1一位加法器原理圖/******************************************\adder.v參考設(shè)計〔1〕\******************************************/moduleadder(a1,a2,b,c);inputa1,a2;outputb;outputc;wireb,c;assignb=a1^a2;assignc=a&b;endmodule/******************************************\adder.v參考設(shè)計〔2〕\******************************************/moduleadder(a1,a2,b,c);inputa1,a2;outputb;outputc;wireb,c;assign{c,b}=a1+a2;endmodule全加器一位二進制數(shù)相加不僅要考慮本位的加數(shù)與被加數(shù)，還要考慮低位的進位信號，而輸出包括本位和以及向高位的進位信號，這就是通常所說的全加器。一位全加器是構(gòu)成多位加法器的根底，應用非常廣泛。一位全加器有三個輸入端〔兩個加數(shù)Ai和Bi，以及低位的進位Ci-1〕，輸出有兩個〔加法和Si、加法向高位的進位Ci〕，全加器電路框圖如圖2所示，真值表如表2所示。全加器圖2全加器框圖表2全加器真值表全加器

一位全加器/*****************************************\一位全加器的數(shù)據(jù)流建?！?〕：\*****************************************/modulefa_adder(a,b,cin,sum,count)inputa,b,cin;outputsum,count;regsum,count;regt1,t2,t3;always@(aorborcin)beginsum=(a^b)^cin;t1=a&cin;t2=b&cin;t3=a&b;count=(t1|t2)|t3;endendmoduleAlways塊內(nèi)賦值必須定義為regBegin和end之間語句是順序執(zhí)行/*****************************************\一位全加器的行為建?！?〕：\****************************************/modulefa_behav1(a,b,cin,sum,count)inputa,b,cin;outputsum,count;regsum,count;

always@(aorborcin)begin{count,sum}=a+b+cin;endendmodule直接采用“＋”來描述，低位放在sum變量中，進位放在count中兩位全加器設(shè)計譯碼器(decode)譯碼器是組合邏輯電路的一個重要器件，一般分為變量譯碼和顯示譯碼兩類。變量譯碼通常是一種較少輸入、較多輸出的器件，分為2n譯碼和8421BCD碼譯碼兩類。

因為譯碼相信號之間是關(guān)聯(lián)的，因此譯碼器一般用case語句實現(xiàn)；3-8譯碼器3-8譯碼器是一種2n譯碼器，其功能是把二進制編碼的3位數(shù)經(jīng)過譯碼變?yōu)?路輸出，一次只有一個輸出為選通有效。表13-8譯碼器器真值表輸入輸出A1A2A3S1S2S3S4S5S6S7S70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001/******************************************\dec3_8.v參考設(shè)計\******************************************/moduledec3_8〔ain,dout);input[2:0]ain;output[7:0]dout;reg[7:0]dout;always@(ain)begin case(ain) 3’b000:dout=8’b0000_0001;3’b001:dout=8’b0000_0010; 3’b010:dout=8’b0000_0100;3’b011:dout=8’b0000_1000;3’b100:dout=8’b0001_0000;3’b101:dout=8’b0010_0000;3’b110:dout=8’b0100_0000;3’b111:dout=8’b1000_0000;default:dout=8’b0000_0000; endcaseendendmodule

七段顯示譯碼器設(shè)計一、目的(1)設(shè)計一個BCD碼-7段線譯碼器；(2)學習用VerilogHDL進行邏輯描述；(3)熟悉case語句的用法。

二.設(shè)計要求七段顯示譯碼器可直接驅(qū)動七段數(shù)碼管，七段數(shù)碼管結(jié)構(gòu)如以下圖所示：考慮設(shè)計一個7段譯碼器，用于驅(qū)動共陰極接地的七段數(shù)碼管，并規(guī)定用1表示數(shù)碼管中線段的點亮狀態(tài)，0表示線段的熄滅狀態(tài)LED數(shù)碼管結(jié)構(gòu)圖

參考設(shè)計modulebin27seg(data_in,data_out);input[3:0]data_in;output[6:0]data_out;reg[6:0]data_out;always@(data_in)begin

case(data_in) 4'b0001:data_out=7'b0000110; 4'b0010:data_out=7'b1011011; 4'b0011:data_out=7'b1001111; 4'b0100:data_out=7'b1100110; 4'b0101:data_out=7'b1101101; 4'b0110:data_out=7'b1111101; 4'b0111:data_out=7'b0000111; 4'b1000:data_out=7'b1111111; 4'b1001:data_out=7'b1101111; 4'b1010:data_out=7'b1110111; 4'b1011:data_out=7'b1111100; 4'b1100:data_out=7'b0111001; 4'b1101:data_out=7'b1011110; 4'b1110:data_out=7'b1111001; 4'b1111:data_out=7'b1110001; default:data_out=7'b0111111;endcaseendendmodule編碼器〔encode〕考慮設(shè)計一個8位輸入、3位輸出的優(yōu)先級編碼器，如下圖，為了使用上的方便，還要