在線網(wǎng)課知道《EDA技術(shù)與應(yīng)用(山東科大)》單元測(cè)試考核答案

第一章單元測(cè)試第二章單元測(cè)試第三章單元測(cè)試第四章單元測(cè)試第五章單元測(cè)試第六章單元測(cè)試第七章單元測(cè)試第八章單元測(cè)試第九章單元測(cè)試第一章單元測(cè)試1.【多選題】(100分)正確答案：ABCD硬件描述語言主要有哪些？（）A.VHDLB.VerilogC.AHDLD.SystemVerilog第二章單元測(cè)試1【單選題】(20分)下列不屬于VerilogHDL算數(shù)運(yùn)算符的是（）A.%B.+C.=D.-2【單選題】(20分)在verilog語言中，a=4b'1011，那么&a=（）A.1b'1B.4b'1011C.4b'1111D.1b'03【單選題】(20分)5’b100112等于（）A.5’b11100B.7’b0011100C.5’b00100D.7’b00100114【單選題】(20分){4{a}}等于（）A.{a:a:a:a}B.{a;a;a;a}C.{a,a,a,a}D.{a}5【單選題】(20分)下列關(guān)于阻塞賦值運(yùn)算（如b=a;）說法錯(cuò)誤的是（）A.賦值語句執(zhí)行完后，塊才結(jié)束B.b的值在賦值語句執(zhí)行完后立刻就改變的C.在沿觸發(fā)的always塊中使用時(shí)，綜合后可能會(huì)產(chǎn)生意想不到的結(jié)果D.在“always”模塊中的reg型信號(hào)都采用此賦值方式第三章單元測(cè)試1【判斷題】(20分假設(shè)design為TOP.v，頂層模塊名為TOP；TestBench為TOP_TB.v，頂層模塊名為TOP_TB，則完整寫出Modelsim仿真該設(shè)計(jì)所用命令為vlibmywork（）A.錯(cuò)B.對(duì)2.【多選題】(20分)正確答案：ABCD常見的數(shù)字仿真器有（）A.IUSB.VCSC.IverilogD.Modelsim3【判斷題】(20分Modelsim中，為禁用其優(yōu)化，可以在命令行上添加-novopt選項(xiàng)。（）A.對(duì)B.錯(cuò)4【判斷題】(20分vsim仿真時(shí)，是從物理庫開始查找模塊。（）A.錯(cuò)B.對(duì)5【判斷題】(20分目前modelsim可以在包含中文的路徑中正常執(zhí)行。（）A.對(duì)B.錯(cuò)第四章單元測(cè)試1【單選題】(20分)EPF10K20TC144-4具有（）個(gè)管腳A.不確定B.144C.15D.842【判斷題】(20分FPGA結(jié)構(gòu)一般分為三部分：可編程邏輯塊（CLB）、可編程I/O模塊和可編程內(nèi)部連線。（）A.對(duì)B.錯(cuò)3【判斷題】(20分FPGA基于SRAM結(jié)構(gòu)，每次上電后需要一次配置。（）A.錯(cuò)B.對(duì)4【單選題】(20分)大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過（）實(shí)現(xiàn)其邏輯功能。A.輸出緩沖B.可編程乘積項(xiàng)邏輯C.查找表（LUT）D.輸入緩沖5【單選題】(20分)CPLD的可編程是主要基于什么結(jié)構(gòu)（）。A.ROM可編程B.查找表（LUT）C.與或陣列可編程D.PAL可編程第五章單元測(cè)試1【單選題】(20分)IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）A.硬IPB.固IPC.其余都對(duì)D.軟IP2【單選題】(20分)綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。A.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。B.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。D.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。3【單選題】(20分)基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→（）→綜合→適配→時(shí)序仿真→編程下載→硬件測(cè)試。A.時(shí)序仿真B.功能仿真C.邏輯綜合D.配置4【單選題】(20分)（）是EDA設(shè)計(jì)流程的關(guān)鍵步驟。A.綜合B.適配C.設(shè)計(jì)輸入D.測(cè)試5【單選題】(20分)在EDA中，IP的中文含義是（）A.沒有特定意義B.在系統(tǒng)編程C.知識(shí)產(chǎn)權(quán)核D.網(wǎng)絡(luò)供應(yīng)商第六章單元測(cè)試1.【多選題】(20分)正確答案：ABD仿真中，下述clk信號(hào)值變化，將觸發(fā)上升沿事件的有：（）。A.01B.Z1C.XZD.0Z2【判斷題】(20分由nand門可構(gòu)建出所有數(shù)字邏輯。（）A.對(duì)B.錯(cuò)3【判斷題】(20分Latch是邊沿敏感，DFF是電平敏感。（）A.對(duì)B.錯(cuò)4【判斷題】(20分always@()語法中，敏感列表不完整，可能導(dǎo)致仿真與綜合結(jié)果不一致。（）A.錯(cuò)B.對(duì)5【判斷題】(20分DFF是Verilog語言的內(nèi)建原語，可以直接例化使用。（）A.錯(cuò)B.對(duì)第七章單元測(cè)試1【單選題】(20分)關(guān)于TestBench的描述，錯(cuò)誤的是（）A.TestBench使用硬件描述語言進(jìn)行編寫，可被綜合成硬件電路B.TestBench功能包括為待測(cè)電路的輸入產(chǎn)生激勵(lì)C.TestBench既可以用來驗(yàn)證電路的功能，也可以用來驗(yàn)證電路的時(shí)序D.TestBench可以不含驗(yàn)證待測(cè)電路輸出信號(hào)正確性的功能2【單選題】(20分)關(guān)于系統(tǒng)任務(wù)的說法，錯(cuò)誤的是（）A.$monitor可用來監(jiān)控信號(hào)的變化B.$display可用來輸出信號(hào)的即時(shí)數(shù)值C.$strobe用來顯示信號(hào)在當(dāng)前時(shí)間槽的穩(wěn)定值D.$write用來將輸出信息打印到文件中3【判斷題】(20分vcd、fsdb、wlf等格式的文件都是波形文件。（）A.錯(cuò)B.對(duì)4【單選題】(20分)關(guān)于函數(shù)與任務(wù)，描述錯(cuò)誤的是（）A.函數(shù)定義時(shí)不能包含輸出信號(hào)B.函數(shù)的定義中，不能包含任何時(shí)間控制類的語句C.任務(wù)只能在過程語句中被調(diào)用，不能作為賦值的結(jié)果D.函數(shù)可以嵌套調(diào)用函數(shù)，而任務(wù)不能嵌套調(diào)用任務(wù)5【判斷題】(20分可以使用defpara或者parameter語句將某一變量定義為參數(shù)。（）A.錯(cuò)B.對(duì)第八章單元測(cè)試1【單選題】(20分)下面關(guān)于有限狀態(tài)機(jī)的說法，錯(cuò)誤的是（）A.mealy型有限狀態(tài)機(jī)的輸出信號(hào)與當(dāng)前時(shí)刻的輸入有關(guān)B.有限狀態(tài)機(jī)可以與狀態(tài)轉(zhuǎn)移圖相互轉(zhuǎn)換C.有限狀態(tài)機(jī)只能是moore型有限狀態(tài)機(jī)或者mealy型有限狀態(tài)機(jī)中的一種D.moore型有限狀態(tài)機(jī)的輸入至少需要一個(gè)時(shí)鐘周期才影響輸出2【判斷題】(20分獨(dú)熱碼狀態(tài)編碼方式消耗更多位的寄存器資源，更易產(chǎn)生電路毛刺，使應(yīng)盡量避免使用。（）A.對(duì)B.錯(cuò)3【判斷題】(20分對(duì)于狀態(tài)較多的有限狀態(tài)機(jī)，使用格雷碼編碼方式相對(duì)二進(jìn)制編碼方式可能會(huì)消耗更少的寄存器資源。（）A.錯(cuò)B.對(duì)4【單選題】(20分)關(guān)于有限狀態(tài)機(jī)三段式描述方法與二段式描述方法的區(qū)別，錯(cuò)誤的（）A.三段式描述方法將次態(tài)判斷與輸出邏輯進(jìn)行了分離B.三段式描述方法實(shí)在二段式描述方法的基礎(chǔ)上增加了部分代碼C.三段式描述相對(duì)二段式描述方法，可以具有更快的輸出速度D.三段式描述方法與有限狀態(tài)機(jī)的邏輯抽象形式一致5【單選題】(20分)下面哪一項(xiàng)不是狀態(tài)轉(zhuǎn)移圖的組成元素（）A.轉(zhuǎn)移方向B.狀態(tài)位置C.信號(hào)位寬D.狀態(tài)名稱第九章單元測(cè)試1【判斷題】(20分下面的代碼不會(huì)生成多余的鎖存器。moduletest(out1,a,b,c,sel);inputa,b,c;outputout1;input[1:0]sel;regout1;always@(aorborcorsel)beginif(sel==2'b10)out1=a;elseif(sel==2'b01)out1=b;elseif(sel==2'b11)out1=c;endendmodule（）A.對(duì)B.錯(cuò)2【判斷題】(20分下面的代碼不存在RTL與綜合后門級(jí)網(wǎng)表仿真不一致問題。modulecompare(equal,a,b);parametersize=1;outputequal;input[size-1:0]a,b;regequal;always@(*)beginequal=(a==b);endendmodule（）A.對(duì)B.錯(cuò)3【判斷題】(20分下面的代碼，會(huì)生成級(jí)聯(lián)電路。moduletest(SEL,A,B,C