電子技術(shù)與應(yīng)用項(xiàng)目化教程 課件 項(xiàng)目11 第4講 集成邏輯門電路_第1頁
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文檔簡介

項(xiàng)目十一——集成邏輯門電路（第2講）項(xiàng)目11

集成邏輯門電路（第2講）

內(nèi)容：集成邏輯門電路的結(jié)構(gòu)和特點(diǎn)。學(xué)習(xí)要求：

目的：了解集成邏輯門電路的結(jié)構(gòu)和特點(diǎn)。重點(diǎn)：集成邏輯門電路的結(jié)構(gòu)和特點(diǎn)。難點(diǎn)：集成邏輯門電路的結(jié)構(gòu)和特點(diǎn)。1.TTL門電路集成門電路1）TTL與非門①輸入信號不全為1：如uA=0.3V，uB=3.6V3.6V0.3V1V則uB1=0.3+0.7=1V，V2、V5截止，V3、V4導(dǎo)通忽略iB3，輸出端的電位為：輸出F為高電平1。uF≈5―0.7―0.7＝3.6V3.6V3.6V②輸入信號全為1：如uA=uB=3.6V2.1V則uB1=2.1V，V2、V5導(dǎo)通，V3、V4截止輸出端的電位為：uF=UCES＝0.3V輸出F為低電平0。功能表真值表邏輯表達(dá)式：輸入有0，輸出為1；輸入全1，輸出為0。2）TTL三態(tài)門①E＝0時，二極管VD導(dǎo)通，三極管V1基極和V2基極均被鉗制在低電平，因而V2～V5均截止，輸出端開路，電路處于高阻狀態(tài)。結(jié)論：電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)。②E＝1時，二極管D截止，三態(tài)門的輸出狀態(tài)完全取決于輸入信號A的狀態(tài)，電路輸出與輸入的邏輯關(guān)系和一般反相器相同，即：F=A，A＝0時F＝1，為高電平；A＝1時F＝0，為低電平。（1）uA＝0V時，VN截止，VP導(dǎo)通。輸出電壓uF＝VDD＝10V。（2）uA＝10V時，VN導(dǎo)通，VP截止。輸出電壓uF＝0V。2.

CMOS門電路1）CMOS非門①A、B當(dāng)中有一個或全為低電平0時，VN1、VN2中有一個或全部截止，VP1、VP2中有一個或全部導(dǎo)通，輸出F為高電平1。②只有當(dāng)輸入A、B全為高電平1時，VN1和VN2才會都導(dǎo)通，VP1和VP2才會都截止，輸出F才會為低電平0。2）CMOS與非門①只要輸入A、B當(dāng)中有一個或全為高電平1，VP1、VP2中有一個或全部截止，VN1、VN2中有一個或全部導(dǎo)通，輸出F為低電平0。②只有當(dāng)A、B全為低電平0時，VP1和VP2才會都導(dǎo)通，

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