FPGA工程師如何-寫簡歷的幾點建議

FPGA工程師如何一寫簡歷的幾點建議

FPGA工程師如何寫簡歷的幾點建議（轉載）

rickyice發(fā)表于2006-11-1010:18:00

本來是給下面一篇帖子的回復，寫了寫，覺得依舊放在前面,

看得人會多點。

我做了10年的FPGA了，中間也做過ASIC〔前端〕，DSP

也有10年了，嵌入式短些，只有2年。在小公司待過，也

在大公司待過，給別人寫過簡歷，也收過簡歷，有一點心得,

寫出來和大伙兒分享

1、第一要確認你的競爭力，下面的帖子在問是否會被大公

司看中，你說的知名大公司指的是哪些公司？各公司的業(yè)務

范疇和需求都不一樣。大小也專門難從人數(shù)和資產(chǎn)上界定，

我認識一個公司只有80人，然而在業(yè)界絕對是老大，別的

公司設計產(chǎn)品都要借鑒一下他們的。聘請的重點是看你是否

能適應公司的業(yè)務，因此，寫簡歷的第一點是簡歷要有側重

點，不能只有一份，ASIC工程師和FPGA工程師的要求就

不一樣，其中分前端工程師、后端工程師、編碼工程師、算

法工程師、測試工程師等等，要求不一樣，你都投一份簡歷,

就專門難從HR那兒被送到實際要招人的組長手里，HR會

覺得你專業(yè)或經(jīng)歷不適合。這是剛出校門的人簡歷最大的弊

病。

2、大部分人簡歷最大的問題是只有做過的項目簡介，然而

沒有描述你的工作和最后的成效。要明白真正招人的專門關

懷你做過哪些項目，要緊關懷的是在項目中做了什么，達到

了什么成效。比如我往常收到的簡歷就有寫做過ASIC的，

然而一看時刻只有3個月，全然不可能做完，再問問做的內

容，要緊是做測試，如此寫是不行的。

3、另外還有成效，每一個設計應該是功能和性能的結合。

最后要描述你實現(xiàn)了哪些功能和效率有多高。如此人家起碼

會認為你是個嚴謹?shù)墓こ處?，不管ASIC依舊FPGA,最后

的性能報告差不多上專門重要的。比如E1的接口設計，專

門多人都會做，然而你能實現(xiàn)得比別人效率高、或者面積小,

就能說明你的能力。這也是面試時公司會去了解的重點，如

此連后面的面試你也會占優(yōu)勢。

4、一個公司的聘請流程〔真正招人的，不是為了人才儲備

的〕一樣可不能搞海選，HR把認為差不多符合要求的簡歷

給要人的組長，他看好了才會通知面試，而這些人差不多上

資深工程師，你的項目他一看就明白有沒有水分，一樣有水

分的都難以面試，因為組長需要的工程師是能干活少吹牛

的，寫明白你在往常的項目中做了什么有專門多好處，沒人

希望剛畢業(yè)的就什么都會，只要組長覺得有潛質就有期望。

因此把你做的寫清晰，組長才能看出你是否有潛質。

5、簡歷里另一個誤區(qū)是體會，每個公司都需要有體會的工

程師，然而每個老總都明白，真正有體會的工程師報價可不

能低，老總但是要在能完成任務的前提下盡量解決開支的。

因此一個組常常是一個巨有體會的，帶兩個專門有體會的，

幾個有點體會的，加上幾個剛入門的。因此不要夸大自己的

體會，放低姿勢，重點表現(xiàn)你的潛力，反而有利。組長不太

喜愛要專門有體會的，因為會打破小組的平穩(wěn)；更不喜愛巨

有體會的，會踢了自己的飯碗；因此有點體會的是首選，剛

入門也不錯，因為比較好調教。因此剛畢業(yè)的學生只要在簡

歷中讓人覺得有點體會就夠了。

6、簡歷要重點突出。簡歷先給HR看，他們多半不明白技

術，只是依照招人指標看是否符合，因此一定要把你符合聘

請要求中的部分寫成一個模塊，比較靠前，HR一看見這部

分就ok了，后面全然不看。第二個看的人多半是你今后的

上司，因此要把他關懷的部分單獨寫幾個模塊，要詳細：你

從哪畢業(yè)〔學的什么就能夠簡略〕、做過些什么、做得如何

樣、會什么、程度如何、還有哪些輔助本領〔技術上的〕，

最后看的人是你的大老總，他就看看你的資歷〔好評判你的

成本〕，有的企業(yè)文化好的地點會看看課外的愛好什么的〔都

不是要緊的〕。因此要寫得模塊分明，字得間隔要大，標題

要明顯，讓每個人看到他想看的，盡量少費話。沒話說寧可

少說，起碼給人一個簡潔的映象。要明白FPGA或者說硬件

工程師大部分差不多上有些急脾氣的，未必耐煩看完專門長

的簡歷。

FPGA設計者的5項差不多功

得《佟林傳》里，佟林練的差不多功是''繞大樹、解皮繩〃，

然后才練成了什么''鬼影隨行、柳葉綿絲掌〃。

在我看來，成為一名說得過去的FPGA設計者，需要練

好5項差不多功：仿真、綜合、時序分析、調試、驗證。

需要強調的一點是，以上差不多功是針對FPGA設計者

來說的，不是針對IC設計者的。關于IC設計，我不明白，

因此不敢妄言.

關于FPGA設計者來說，練好這5項差不多功，與用好

相應的EDA工具是同一過程，對應關系如下：

1.仿真：Modelsim,QuartusII(SimulatorTool)

2.綜合：QuartusII(CompilerTool,RTLViewer,Technolog

yMapViewer,ChipPlanner)

3.時序：QuartusII(TimeQues

tTimingAnalyzer,TechnologyMapViewer,ChipPlanner)

4.調試：QuartusII(SignalTapIILogicAnalyzer,VirtualJTA

G,AssignmentEditor)

5.驗證：Modelsim,QuartusII(TestBenchTemplateWriter)

把握HDL語言盡管不是FPGA設計的全部，然而HDL語

言對FPGA設計的阻礙貫穿于整個FPGA設計流程中，與F

PGA設計的5項差不多功是相輔相成的。

關于FPGA設計者來說，用好''HDL語言的可綜合子

集〃能夠完成FPGA設計50%的工作——設計編碼。

練好仿真、綜合、時序分析這3項差不多功，關于學習

''HDL語言的可綜合子集〃有如下關心：

1.通過仿真，能夠觀看HDL語言在FPGA中的邏輯行

為。2.通過綜合，能夠觀看HDL語言在FPGA中的物理

實現(xiàn)形式。

3.通過時序分析，能夠分析HDL語言在FPGA中的物

理實現(xiàn)特性。

關于FPGA設計者來說，用好''HDL語言的驗證子

集〃，能夠完成FPGA設計另外50%的工作——調試驗證。

1.搭建驗證環(huán)境，通過仿確實手段能夠檢驗FPGA設計

的正確性。

2.全面的仿真驗證能夠減少FPGA硬件調試的工作量。

3.把硬件調試與仿真驗證方法結合起來，用調試解決仿

真未驗證的問題，用仿真保證差不多解決的問題不在調試中

再現(xiàn)，能夠建立一個回來驗證流程，有助于FPGA設計項目

的愛護。

FPGA設計者的這5項差不多功不是孤立的，必須結合

使用，才能完成一個完整的FPGA設計流程。反過來說，通

過完成一個完整的設計流程，才能最有效地練習這5項基

本功。對這5項差不多功有了初步認識，就能夠逐個深入學

習一些，然后把學到的知識再次用于完整的設計流程。如此

反復，就能夠逐步提高設計水平。采納如此的循序漸進、

螺旋式上升的方法，只要通過培訓入了門，就能夠自學自練,

自我提高。

市面上出售的有關FPGA設計的書籍為了保證結構的完

整性，對FPGA設計的每一個方面分開介紹，每一方面盡

管深入，然而由于缺少其他相關方面的支持，讀者專門難付

諸實踐，只有通讀完全書才能對FPGA設計獲得一個整體

的認識。如此的書籍，作為工程培訓指導書不行，能夠作為

某一個方面進階的參考書。如何使用現(xiàn)有的書籍進行自學，

這是后話。

對于新入職的職員來說，他們往往對FPGA的整體設

計流程有了初步認識，5項差不多功的某幾個方面可能專門

扎實。然而由于某個或某幾個方面能力的欠缺，限制了他

們獨自完成整個設計流程的能力。入職培訓的目的確實是關

心他們把握整體設計流程，培養(yǎng)自我獵取信息的能力，通過

幾個設計流程來回的訓練，形成自我促進、自我進展的良

性循環(huán)。在這一過程中，隨著對工作涉及的知識的廣度和深

度的認識逐步清晰，新職員的自信心也會逐步增強，對個人

的進展方向也會逐步明確，才能積極主動地參與到工程項

目中來。

FPGA與CPLD內部結構區(qū)別？

CPLD

以altraMAX7000這種PLD為例，可分為三塊結

構：宏單元(Marocell),可編程連線［PIA)和I/O操縱塊。

宏單元是PLD的差不多結構，由它來實現(xiàn)差不多的邏輯功能。

可編程連線負責信號傳遞，連接所有的宏單元。I/O操縱塊

負責輸入輸出的電氣特性操縱，比如能夠設定集電極開路輸

出，擺率操縱，三態(tài)輸出等。

這種基于乘積項〔實際確實是與或陣列〕的PL

D差不多差不多上由EEPROM和Flash工藝制造的，一上電就

能夠工作，無需其他芯片配合。布線方式是全局的，因此延

時可推測。CPLD適合做邏輯設計。

FPGA

FPGA基于LUT,LUT本質上確實是一個RAM,每

一個LUT能夠看成一個有4位地址線的16x1的RAMo這也是

什么緣故FPGA需要外接一個rom來上電配置。

以xilinx的Spartan-II為例,要緊包括CLBs,

I/O塊，RAM塊和可編程連線。在spartanTI中，一個CLB

包括2個Slices,每個slices包括兩個LUT,兩個觸發(fā)器和

相關邏輯。Slices能夠看成是Spartanll實現(xiàn)邏輯的最差

不多結構。

FPGA的制造工藝確定了FPGA芯片中包含的L

UT和觸發(fā)器的數(shù)量專門多，往往差不多上幾千上萬，PLD一

樣只能做到512個邏輯單元，而且假如用芯片價格除以邏輯

單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于PLD。因此

假如設計中使用到大量觸發(fā)器，例如設計一個復雜的時序邏

輯，那么使用FPGA確實是一個專門好選擇。

2.Latch和Register區(qū)別？行為描述中Latch如何產(chǎn)生？

本質的區(qū)別在于：latch是電平觸發(fā)，「eg是邊沿觸發(fā)。

時序設計中盡量使用reg觸發(fā)。

行為描述中，假如對應所有可能輸入條件，有的輸入沒有

對應明確的輸出，系統(tǒng)會綜合出latch。

比如：always@(aorb)//缺少else語句

begin

if(a==l)

q<=b;

end

3■對競爭冒險的明白得，以及如何排除？

在組合邏輯中，由于門的輸入信號通路中通過了不同的

延時，導致到達該門的時刻不一致叫競爭。產(chǎn)生毛刺叫冒險。

假如布爾式中有相反的信號那么可能產(chǎn)生競爭和冒險現(xiàn)象。

解決方法：一是添加布爾式的消去項，二是在芯片外部加電

容。

4,用Verilog設計一個5分頻器。

5分頻，奇數(shù)分頻都能夠類似這么做，只需要改divl和

div2的參數(shù)。divl為奇數(shù)分頻除2的余數(shù)。采納上升延和

下降延分別觸發(fā)不同波形，最后疊加的方式產(chǎn)生奇數(shù)分頻。

moduledivfreq(elk,clklx,rst,clklxpose,clklxne

ge,coutpose,coutnege);

inputelk;

inputrst;

outputclklx;

outputclklxpose;

outputclklxnege;

output[2:0]coutpose;

output[2:0]coutnege;

regclklxpose;

regclklxnege;

reg[2:0]coutpose;

reg[2:0]coutnege;

parameterdivl=2,div2=4;〃divl=5/2,

div2=5-1

assignclklx=clklxpose|clklxnege;

always@(Dosedgeelkornegedgerst)

begin

if(!rst)

clklxpose=0;

elseif(coutpose==divl)

clklxpose=-clklxpose;

elseif(coutpose==div2)

clklxpose=~clklxpose;

else

clklxpose=clklxpose;

end

always@(negedgeelkornegedgerst)

begin

if(!rst)

clklxnege=0;

elseif(coutnege==divl)

clklxnege=~clklxnege;

elseif(coutnege==div2)

clklxnege=~clklxnege;

else

clklxnege=clklxnege;

end

alwavs@(Dosedgeelkornegedgerst)

begin

if(!rst)

coutpose=0;

elseif(coutpose==div2)

coutpose=0;

else

coutpose=coutpose+1;

end

always@(reqedqeelkornegedgerst)

begin

if(!rst)

coutnege=0;

elseif(coutnege==div2)

coutnege=0;

else

coutnege=coutnege+1;

end

endmodule

寫給立即畢業(yè)的電子信息工程專業(yè)的女生

寫給立即畢業(yè)的電子信息工程專業(yè)的女生

在那個地點，我沒有言傳身教的意思。只是想依照自己和周

圍同學的一些就業(yè)經(jīng)歷，寫點小建議，期望給那個專業(yè)的師

妹們一點啟發(fā)。

、連續(xù)深造VS找工作。

在就業(yè)競爭專門猛烈的今天，也許大伙兒大三起就開始憂心

自己畢業(yè)后該何去何從了。擺在大伙兒面前最為清晰的，是

兩條路：連續(xù)深造〔考研/留學〕和找工作。

現(xiàn)在研究生擴招給大伙兒提供了專門好的深造的機會。然而

一定要清晰自己什么緣故要考研。千萬不要只是為了躲避就

業(yè)的壓力。

假如你不是熱愛學習的好學生，讀研究生所學到的東西并不

見得比在工作中學到的要多；假如你對學習充滿熱誠，并有

信心有毅力堅持攻克技術難點，那么，留下來連續(xù)深造一定

可不能錯。

在社會上，研究生和本科生的最大區(qū)別在什么地點呢？專門

多企業(yè)，專門是中小企業(yè)，更看中的是綜合能力而不是文憑。

而大的企業(yè)，專門是外企，會將那個分的專門明白，一樣研

究生的工資比本科生要高一點點。

我的建議是：假如你想在大企業(yè)中混到高層，考研一定可不

能錯！假如你想放手自己博一博，就不必畢業(yè)就讀研。

考研前好好想清晰，分析下自己的性格，假如你野心專門大、

不太安分、專門有方法、情愿闖出一片自己的天空，有鮮亮

的個性，畢業(yè)就考研看起來不太合適。能夠先投身社會，在

工作的積存和摸索中找到自己的愛好點和長項后，再業(yè)余補

充專業(yè)知識。否那么，讀完研究生后才發(fā)覺專業(yè)和自己的理

想有分歧，會阻礙了挖掘自己潛力的最好時機。同時還會因

為自己在專業(yè)上付出太多，不舍得為理想舍棄專業(yè)知識，從

而束縛了自身的進展。

假如你對現(xiàn)在所學的專業(yè)專門有愛好，或者你期望自己以后

在某個領域有穩(wěn)固的進展，你專門塌實、安分、穩(wěn)重、好學,

就能夠毫不猶疑的考研。

事實上要明明白白的想清晰，并作出取舍，并不是一件容易

的情況。在對某些情況做出選擇的時候，第一把他們放在同

一高度上面。人不可能同時追兩只兔子，明白得取舍和舍棄

的人才是聰慧的。

二、找工作前的預備工作

當你決定開始找工作的時候，一定要明白：第一份工作專門

重要！它會在專門大程度上左右你今后的進展。我和我的同

學們，在畢業(yè)幾年后的今天，慢慢從同一起跑線上拉開了差

距，那個差距，確實是由第一份工作的工種之差導致的。

也許你上了許多的就業(yè)輔導課，看了許多的就業(yè)指導書，咨

詢過爸爸媽媽、老師、師兄師姐。大伙兒都會從各個角度給

你意見。我總結了一句話：''把握主動權，眼光放長遠。〃

什么叫''把握主動權〃呢？

專門多人會把找工作當作一個艱澀的任務，認為只要能找到

和專業(yè)相關的一份工作就謝天謝地了。事實上，找工作和考

試是一回事，要找到方法、抓住重點。我覺得第一要把握主

動權，不要被用人單位牽著鼻子走。

我有專門多同學，畢業(yè)的時候找工作挺順利的，然而一工作

就開始叫苦連天，頻頻跳槽，從而蜻蜓點水般，混了幾年，

什么都不透不專，白白白費光陰。

大伙兒不妨按我說的方法試試看：

L參加聘請前先把自己感愛好的單位和職位勾出來。各種各

樣的工種是否讓你眼花繚亂？如何才明白哪個職位適合自

己，如何去做預備，是順利應聘過關的關鍵。電子工程師、

單片機開發(fā)、軟件工程師、硬件工程師、項目工程師、品質

治理、系統(tǒng)分析員、項目治理員……太多太多職位都和電子

信息工程有關了。你一定要做足工夫，去網(wǎng)上查找也好，詢

問前輩也好，弄清各個工種到底是做什么的，他們之間有什

么區(qū)別和聯(lián)系，進展前途如何?！灿浀媚莻€工作一定要做哦!

能夠充分利用網(wǎng)絡資源來找答案〕

例如電子工程師和硬件工程師，乍一看看起來沒有什么太大

的區(qū)別，事實上學問大著呢。通常情形下，硬件工程師多做

研發(fā)工作，要求工作體會，對產(chǎn)品性能的熟悉度、對模擬數(shù)

字電路設計能力等要求專門高。而電子工程師一樣是輔助工

程/生產(chǎn)部門，要求相關于硬件工程師較低一點，那個職位對

應聘者使用工具的能力〔ORCAD、POWERPCB、OFFICE

軟件等〕有要求，那個職位會接觸到比較多的畫圖、制作BOM

表、文檔治理等。同時還對一般的電路設計、元器件的熟悉

度有要求。

熟悉完不同職務的區(qū)別與要求后，接下來就要熟悉下你所要

應聘的單位的產(chǎn)品及其進展了，那個能夠上該公司網(wǎng)站去查

一下，專門方便。

然后依照你得到的信息做預備工作，花一個星期惡補下相關

專業(yè)知識。知己知彼，定能百戰(zhàn)不殆。

按上面的步驟來預備，你就專門好的把握了主動權。可不能

因為不記得了太多專業(yè)知識，應聘前忙的抓狂卻不的要領

了。另外，應聘不同的職務要相應的制作不同的簡歷，把別

人感愛好的東西出現(xiàn)出來，也是制勝的要領哦~

我有一個同學，他應聘了一份自己專門感愛好但和專業(yè)并不

太相關的職業(yè)，他只花了幾天，把那個公司好好鉆研了一下,

把自己想做的職務好好了解了一下，然后針對該公司對崗位

的要求做了一份簡歷。結果因此是得償所愿拉。該同學的職

業(yè)生涯進展的專門順。

即使你當時的技能對這份職業(yè)來說還有一定差距，但用人單

位更重視的是你對這份工作的熱情和態(tài)度。技能能夠在工作

中補上，熱情和態(tài)度卻是專門難培養(yǎng)的。

眼光放長遠

相信你做完上面說的預備工作以后，會對每個工種有所了

解，內心也規(guī)劃了一個自己的職業(yè)進展圖。那個時候，不要

太在意第一份工作的工資。只要那個工種你感愛好，覺得有

進展空間，就值得你去做。在工作中得到的體會才是最寶貴

的財寶。想想看，剛去工作，自己能力還不夠，有人開工資

讓你學習，偷笑都來不及呢！我有個同學，剛畢業(yè)的時候工

資專門低，然而工種不錯?，F(xiàn)在工資翻了不明白多少番了。

最后，盡可能的去正規(guī)的、規(guī)模稍大一點的公司。如此的公

司制度完善、各個方面都有保證，也有專門多培訓的機會。

大公司人才濟濟，對培養(yǎng)自己各方面的能力專門有關心，另

外，從大公司跳槽出來，找工作更方便一點。

FPGA面試試題集錦

1、同步電路和異步電路的區(qū)別是什么？〔仕蘭微電子〕

2、什么是同步邏輯和異步邏輯？〔漢王筆試〕

同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘

之間沒有固定的因果關系。

3、什么是“線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具

體要求？〔漢王筆試〕

線與邏輯是兩個輸出信號相連能夠實現(xiàn)與的功能。在硬件

上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大,

而燒壞邏輯門。同時

在輸出端口應加一個上拉電阻。

4、什么是Setup和Holdup時刻？〔漢王筆試〕

5、setup和holdup時刻，區(qū)別.〔南山之橋〕

6、說明setuptime和holdtime的定義和在時鐘信號延

遲時的變化?！参粗?/p>

7、說明setup和holdtimeviolation,畫圖說明,并說

明解決方法。〔威盛VIA

2003.11.06上海筆試試題)

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間

的時刻要求。建立時刻是指觸發(fā)器的時鐘信號上升沿到來

往常，數(shù)據(jù)穩(wěn)固不變的

時刻。輸入信號應提早時鐘上升沿〔如上升沿有效〕T時刻

到達芯片，那個T確實是建立時刻-Setuptime.如不滿足

setuptime,那個數(shù)據(jù)就不

能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)

才能被打入觸發(fā)器。保持時刻是指觸發(fā)器的時鐘信號上升

沿到來以后，數(shù)據(jù)穩(wěn)

定不變的時刻。假如holdtime不夠，數(shù)據(jù)同樣不能被打

入觸發(fā)器。

建立時刻(SetupTime)和保持時刻(Holdtime)。建立

時刻是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時刻。

保持時刻是指時鐘跳變

邊沿后數(shù)據(jù)信號需要保持不變的時刻。假如不滿足建立和保

持時刻的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會顯現(xiàn)

metastability的情

況。假如數(shù)據(jù)信號在時鐘沿觸發(fā)前后連續(xù)的時刻均超過建立

和保持時間，那么超過量就分別被稱為建立時刻裕量和保

持時刻裕量。

8、說說對數(shù)字邏輯中的競爭和冒險的明白得，并舉例說明

競爭和冒險如何樣排除?！彩颂m微電子〕

9、什么是競爭與冒險現(xiàn)象？如何樣判定？如何排除？〔漢

王筆試〕

在組合邏輯中，由于門的輸入信號通路中通過了不同的延

時，導致到達該門的時刻不一致叫競爭。產(chǎn)生毛刺叫冒險。

假如布爾式中有相反

的信號那么可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加

布爾式的消去項，二是在芯片外部加電容。

10、你明白那些常用邏輯電平？TTL與COMS電平能夠直

截了當互連嗎？〔漢王筆試〕

常用邏輯電平：12V,5V,3.3V；TTL和CMOS不能夠直

截了當互連，由于TTL是在0.3-3.6V之間，而CMOS那

么是有在12V的有在5V的。CMOS輸出接到

「TL是能夠直截了當互連。TTL接到CMOS需要在輸出端

口加一上拉電阻接到5V或者12Vo

11、如何解決亞穩(wěn)態(tài)?！诧w利浦一大唐筆試〕

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時刻段內達到一個可確

認的狀態(tài)。當一個觸發(fā)器進入亞

穩(wěn)態(tài)時，既無法推測該單元的輸出電平，也無法推測何時輸

出才能穩(wěn)固在某個正確的電平

上。在那個穩(wěn)固期間，觸發(fā)器輸出一些中間級電平，或者可

能處于振蕩狀態(tài)，同時這種無

用的輸出電平能夠沿信號通道上的各個觸發(fā)器級聯(lián)式傳播

下去。

12、IC設計中同步復位與異步復位的區(qū)別?！材仙街畼颉?/p>

13、MOORE與MEELEY狀態(tài)機的特點?！材仙街畼颉?/p>

14、多時域設計中，如何處理信號跨時域?！材仙街畼颉?/p>

15、給了reg的setup,hold時刻，求中間組合邏輯的delay

范疇。〔飛利浦一大唐筆試〕

Delay<period-setup-hold

16、時鐘周期為T,觸發(fā)器DI的建立時刻最大為Tlmax,

最小為Timin。組合邏輯電路最大延

遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時刻

T3和保持時刻應滿足什么條件?！踩A

為〕

17、給出某個一樣時序電路的圖，有

Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決

定最大時鐘的因素，同時給出表達式?！餐IA

2003.11.06上海筆試試題）

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點?！餐IA

2003.11.06上海筆試試題）

19、一個四級的Mux,其中第二級信號為關鍵信號如何改善

〔威盛

timingoVIA

2003.11.06上海筆試試題)

20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵

路徑是什么，還問給出輸入，

使得輸出依靠于關鍵路徑?！参粗?/p>

21、邏輯方面數(shù)字電路的卡諾圖化簡，時序〔同步異步差異〕，

觸發(fā)器有幾種〔區(qū)別，優(yōu)

點〕，全加器等等。〔未知〕

22、卡諾圖寫出邏輯表達使?！餐IA2003.1L06上

海筆試試題〕

23、化簡F(A,B,C,D)=m(l,3,4,5,10,11,12,13,14,15)

的和?！餐ⅰ?/p>

24、pleaseshowtheCMOSinverterschmaticjayout

anditscrosssectionwithP-

wellprocess.Plotitstransfercurve(Vout-Vin)And

alsoexplainthe

operationregionofPMOSandNMOSforeach

segmentofthetransfercurve?〔威

盛筆試題circuitdesign-beijing-03.11.09)

25、TodesignaCMOSinvertorwithbalanceriseand

falltime,pleasedefine

therationofchannelwidthofPMOSandNMOSand

explain?

26、什么緣故一個標準的倒相器中P管的寬長比要比N管

的寬長比大？〔仕蘭微電子〕

27、用mos管搭出一個二輸入與非門?！矒P智電子筆試〕

28、pleasedrawthetransistorlevelschematicofa

emos2inputANDgateand

explainwhichinputhasfasterresponseforoutput

risingedge.(lessdelay

time)o〔威盛筆試題circuitdesign-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號，真值表，還有

transistorlevel的電路。(Infineon筆

試〕

30、畫出CMOS的圖，畫出tow-to-onemuxgate?！餐?/p>

盛VIA2003.11.06上海筆試試題)

31、用一個二選一mux和一個inv實現(xiàn)異或?！诧w利浦一

大唐筆試〕

32、畫出Y=A*B+C的emos電路圖?！部茝V試題)

33、用邏輯們和emos電路實現(xiàn)ab+cd?！诧w利浦一大唐

筆試〕

34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)

Y=A*B+C(D+E)。〔仕蘭微電子〕

35、利用4選1實現(xiàn)F(x,y,z)=xz+yz'。［未知)

36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少

數(shù)量的與非門實現(xiàn)〔實際上確實是化

簡〕。

37、給出一個簡單的由多個NOT,NAND,NOR組成的原理

圖，依照輸入波形畫出各點波形。

(Infineon筆試)

38、為了實現(xiàn)邏輯〔AXORB〕OR(CANDD),請選

用以下邏輯中的一種，并說明為什

么？1)INV2〕AND3〕0R4〕NAND5〕NOR6〕

XOR答案：NAND〔未知)

39、用與非門等設計全加法器。〔華為〕

40、給出兩個門電路讓你分析異同?！踩A為〕

41、用簡單電路實現(xiàn)，當A為輸入時，輸出B波形為…〔仕

蘭微電子〕

42、A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F〔也確

實是假如A,B,C,D,E中1的個數(shù)比0

多，那么F輸出為1,否那么F為0〕，用與非門實現(xiàn)，輸

入數(shù)目沒有限制?！参粗?/p>

43、用波形表示D觸發(fā)器的功能?！矒P智電子筆試〕

44、用傳輸門和倒向器搭一個邊沿觸發(fā)器?！矒P智電子筆

試〕

45、用邏輯們畫出D觸發(fā)器。〔威盛VIA2003.1L06上

海筆試試題）

46、畫出DFF的結構圖，用verilog實現(xiàn)之?！餐ⅰ?/p>

47、畫出一種CMOS的D鎖存器的電路圖和版圖。〔未知〕

48、D觸發(fā)器和D鎖存器的區(qū)別?！残绿布嬖嚒?/p>

49、簡述latch和filp-flop的異同。［未知）

50、LATCH和DFF的概念和區(qū)別?！参粗?/p>

51>latch與register的區(qū)別，什么緣故現(xiàn)在多用register.

行為級描述中l(wèi)atch如何產(chǎn)生的。

〔南山之橋〕

52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。〔華

為〕

53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？〔漢王

筆試〕

54、如何樣用D觸發(fā)器、與或非門組成二分頻電路？〔***

筆試〕

55、Howmanyflip-flopcircuitsareneededtodivide

by16?（Intel）16分頻?

56、用filp-flop和logic-gate設計一個1位加法器，輸入

carryin和current-stage,輸出

carryout^next-stage.［未知）

57、用D觸發(fā)器做個4進制的計數(shù)?！踩A為〕

58、實現(xiàn)N位JohnsonCounter,N=5?！材仙街畼颉?/p>

59、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)

計數(shù)器，15進制的呢？〔仕蘭

微電子〕

60、數(shù)字電路設計因此必問Verilog/VHDL,如設計計數(shù)器。

〔未知〕

61、BLOCKINGNONBLOCKING賦值的區(qū)別?！材仙街?/p>

橋〕

62、寫異步D觸發(fā)器的verilogmodule?！矒P智電子筆試〕

moduledff8(clk,reset,d,q);

inputelk;

inputreset;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

always@(posedgeelkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？〔漢王筆

試〕

moduledivide2(elk,clk_o,reset);

inputelk,reset;

outputclk_o;

wirein;

regout;

always@(posedgeelkorposedgereset)

if(reset)

out<=0;

else

out<=in;

assignin=~out;

assignclk_o=out;

endmodule

64、可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：

a)你所明白的可編程邏輯器

件有哪些？b)試用VHDL或VERILOG、ABLE描述8位

D觸發(fā)器邏輯?！矟h王筆試〕

PAL,PLD,CPLD,FPGAo

moduledff8(clk,reset,d,q);

inputelk;

inputreset;

inputd;

outputq;

regq;

always@(posedgeelkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

65、請用HDL描述四位的全加法器、5分頻電路?！彩颂m

微電子〕

66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)

器。〔未知〕

67、用VERILOG或VHDL寫一段代碼，實現(xiàn)排除一個

glitcho〔未知〕

68、一個狀態(tài)機的題目用verilog實現(xiàn)〔只是那個狀態(tài)機畫

的實在比較差，專門容易誤解

的〕?！餐IA2003.11.06上海筆試試題〕

69、描述一個的交通信號燈設計。〔仕蘭微電子〕

70、畫狀態(tài)機，同意1,2,5分錢的賣報機，每份報紙5

分錢。〔揚智電子筆試〕

71、設計一個自動售貨機系統(tǒng)，賣sod