微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)智慧樹知到期末考試答案章節(jié)答案2024年廣西科技大學(xué)

微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)智慧樹知到期末考試答案+章節(jié)答案2024年廣西科技大學(xué)ARM是32位的RISC類型的處理器，它擁有32條地址線和32條數(shù)據(jù)線。（）

答案:對(duì)一個(gè)時(shí)鐘頻率為2.5GHz的非流水式處理器，其平均CPI是4。此處理器的升級(jí)版本引入了5級(jí)流水。然而，由于如鎖存延遲這樣的流水線內(nèi)部延遲，使新版處理器的時(shí)鐘頻率必須降低到2GHz。舊版處理器的MIPS是多少625MIPS。（）

答案:對(duì)ARM有7種工作模式，分別是用戶、系統(tǒng)、快中斷、中斷、管理、中止、未定義（）。

答案:對(duì)在異常發(fā)生后，ARM會(huì)將下一條指令的地址保存到適當(dāng)?shù)腖R寄存器中。（）

答案:對(duì)只要提高CPU的主頻，就能提升計(jì)算機(jī)的整體計(jì)算能力。()

答案:錯(cuò)下列關(guān)于硬件與軟件關(guān)系的描述中，正確的是（）

答案:硬件的發(fā)展推動(dòng)了軟件的發(fā)展###軟件的發(fā)展也推動(dòng)硬件的發(fā)展###軟件能完成的功能及性能與硬件有關(guān)###硬件是軟件運(yùn)行的基礎(chǔ)從提交形式上看，IP核可以分為以下哪3種（）。

答案:硬核###軟核###固核在存儲(chǔ)器與CPU的連接過程中，以下哪些連線是需要考慮的（）

答案:數(shù)據(jù)線###片選線###地址線###讀/寫命令線下面有關(guān)“中斷”的敘述，正確的是（）。

答案:CPU響應(yīng)中斷時(shí)暫停運(yùn)行當(dāng)前程序，自動(dòng)轉(zhuǎn)移到中斷服務(wù)程序###中斷方式一般適用于隨機(jī)出現(xiàn)的服務(wù)###為了保證中斷服務(wù)程序執(zhí)行完畢以后，能正確返回到被中斷的斷點(diǎn)繼續(xù)執(zhí)行程序，必須進(jìn)行現(xiàn)場保存操作總線特性包括（）

答案:功能特性###電氣特性###時(shí)間特性下列關(guān)于總線路的同步和異步控制方式，錯(cuò)誤的描述是（）

答案:異步總線,需要外部統(tǒng)一的時(shí)序信號(hào)來控制總線上的數(shù)據(jù)傳送操作。下列關(guān)于CISC和RISC的表述，錯(cuò)誤的是（）

答案:高端服務(wù)器需要處理各種復(fù)雜的數(shù)據(jù)運(yùn)算，因此它常采用CISC指令集。馮諾依曼關(guān)于現(xiàn)代計(jì)算機(jī)體系的理論貢獻(xiàn)中,最重要的一點(diǎn)是()

答案:首次提出了存儲(chǔ)程序的思想;下列關(guān)于中斷的說法，正確的是（）。

答案:中斷響應(yīng)過程中允許嵌套某CPU的前端總線頻率為100MHz，總線周期數(shù)為1/4，位寬為64bits，該總線的帶寬為（）MB/s

答案:3200.下列不屬于接口功能的是（）

答案:執(zhí)行指令某微機(jī)系統(tǒng)中，存儲(chǔ)器地址為0x0000~0x1FFF，并行接口芯片地址為0x0100~0x0103，該系統(tǒng)中I/O編址方式為（）。

答案:獨(dú)立編址通常情況下，下列（）部件不包含在中央處理器（CPU）芯片中。

答案:DRAM屬于狀態(tài)寄存器的是（）

答案:CPSR寄存器在同步通信的一個(gè)總線周期中（）。

答案:先傳送地址，再傳輸數(shù)據(jù)在ARM寄存器結(jié)構(gòu)中，棧指針使用()寄存器

答案:R13某SRAM存儲(chǔ)芯片的數(shù)據(jù)線寬度為32bit，地址線寬度為24bit，則該芯片的存儲(chǔ)容量為（）。

答案:64MBARM處理器為（）芯片，其簡單的結(jié)構(gòu)使ARM內(nèi)核非常小，這使得器件的功耗也非常低。

答案:RISC

答案:7.4或是7.40I/O與主機(jī)交換信息的方式中，DMA方式的特點(diǎn)是()

答案:CPU與設(shè)備并行工作，傳送與主程序并行工作寄存器間接尋址方式中，操作數(shù)存放在（）中

答案:數(shù)據(jù)緩沖寄存器MDR以某個(gè)寄存器中存放的數(shù)值作為操作數(shù)的存儲(chǔ)單元地址，這種尋址方式稱為（）。

答案:存儲(chǔ)器直接尋址相對(duì)于單總線結(jié)構(gòu)，多總線結(jié)構(gòu)解決了（）速度不匹配的問題。

答案:CPU、主存與I/O設(shè)備間

答案:在主存中,且對(duì)應(yīng)的物理地址是04C60H和輔存相比，主存的特點(diǎn)是()

答案:容量小，速度快，成本高

答案:主模塊寫入數(shù)據(jù)到從模塊將要執(zhí)行的程序的入口地址，應(yīng)存放在下列哪個(gè)寄存器中（）

答案:PC下列與DMA初始化操作完全無關(guān)的是（）

答案:查詢外圍設(shè)備的狀態(tài)。微處理器系統(tǒng)中，一般中斷類型號(hào)是指（）

答案:中斷服務(wù)程序的編號(hào)在微處理器系統(tǒng)中，中斷向量通常是指（）。

答案:中斷服務(wù)程序的入口地址假定指令地址碼給出的是操作數(shù)的存儲(chǔ)地址，則該操作數(shù)采用的是（）尋址方式。

答案:直接

答案:(1)是不互鎖(2)是半互鎖(3)是全互鎖設(shè)某微處理器系統(tǒng)地址線寬度為13bit，按字節(jié)編址，若指定采用全譯碼法，則采用1K×4bit的芯片組成存儲(chǔ)系統(tǒng)時(shí)，最多可擴(kuò)展的芯片數(shù)量是（）片。

答案:16計(jì)算機(jī)的工作歸根結(jié)底是在（）部件的作用下進(jìn)行的。

答案:控制器某一SRAM芯片，其容量為16K*8位，則其數(shù)據(jù)線和地址線的條數(shù)分別為（）

答案:地址線14根，數(shù)據(jù)線8根在低位四體交叉存儲(chǔ)器中，若處理器要訪問的地址（十進(jìn)制）為3、6、9、12、15、18、21、24…、300，則理論上該存儲(chǔ)器比單體存儲(chǔ)器的平均訪問速度提高了（）倍。

答案:4在各種異步通信方式中，（）速度最快。

答案:不互鎖下面關(guān)于總線的敘述中，錯(cuò)誤的是（）。

答案:PCI總線不支持突發(fā)成組傳送基于ARM內(nèi)核芯片的寄存器組有（）個(gè)寄存器

答案:37某CPU的64位前端總線頻率為800MHz，總線周期數(shù)為2，則其帶寬為（）。

答案:3.2GB/s下列對(duì)計(jì)算機(jī)的未來發(fā)展趨勢預(yù)測，正確的是（）

答案:其他各項(xiàng)都是可能的發(fā)展趨勢。下列屬于指令系統(tǒng)中采用不同尋址方式的目的主要是（）

答案:縮短指令長度，擴(kuò)大尋址空間，提高編程靈活性I/O編址方式可分為統(tǒng)一編址和不統(tǒng)一編址，下列對(duì)這兩種方法敘述正確的是()

答案:不統(tǒng)一編址是指I/O地址和存儲(chǔ)器地址是分開的，所以對(duì)I/O訪問必須有專門的I/O指令地址輸入端為8、數(shù)據(jù)輸出端為4的ROM芯片，其存儲(chǔ)容量應(yīng)表示為（）。

答案:256×4bitARM處理器的指令長度為（）

答案:16位和32位下列屬于馮?諾依曼計(jì)算機(jī)的核心思想是（)

答案:存儲(chǔ)程序和程序控制MIPS通常用來描述計(jì)算機(jī)的運(yùn)算速度，其含義是（）

答案:每秒處理百萬條指令以下是有關(guān)馮.諾依曼結(jié)構(gòu)計(jì)算機(jī)中指令和數(shù)據(jù)表示形式的敘述，其中正確的是（）。

答案:指令和數(shù)據(jù)都以二進(jìn)制形式存放ARM的內(nèi)部總線分為高性能的_____總線和低速的____總線。它的GPIO接口掛接在_____總線上（）。

答案:AHBAPBAPB總線寬度又成總線位寬，它是總線上同時(shí)能夠傳輸?shù)臄?shù)據(jù)位數(shù)，通常是指（）的根數(shù)

答案:數(shù)據(jù)總線通常將完成一次總線操作的時(shí)間稱為總線周期，可以分為4個(gè)階段。1）申請(qǐng)分配階段。2）尋址階段3）傳數(shù)階段4）結(jié)束階段，一個(gè)總線周期各階段執(zhí)行的優(yōu)先次序是（）

答案:申請(qǐng)分配階段→尋址階段→傳數(shù)階段→結(jié)束階段某存儲(chǔ)器容量為32K*16位，則（）

答案:地址線為15根，數(shù)據(jù)線為16根相對(duì)于獨(dú)立編址，I/O端口采用統(tǒng)一編址的優(yōu)點(diǎn)是（）。

答案:存儲(chǔ)器與端口可以采用相同的指令訪問以下幾種總線判優(yōu)控制方式中，響應(yīng)速度快，優(yōu)先次序控制靈活，但控制線數(shù)量多，總線控制更為復(fù)雜的是（）

答案:獨(dú)立請(qǐng)求方式處理器芯片能夠直接理解并執(zhí)行的是（）。

答案:機(jī)器語言源程序下列關(guān)于主存存取速度說法錯(cuò)誤的是（）

答案:存取周期（MemoryCycleTime)是指存儲(chǔ)器進(jìn)行連續(xù)兩次獨(dú)立的存儲(chǔ)器操作所需的總時(shí)間在總線時(shí)序中，對(duì)于快速存儲(chǔ)器的總線訪問，使用統(tǒng)一的時(shí)鐘進(jìn)行傳輸控制，且不需要插入等待周期，該類總線屬于（）。

答案:同步總線下列關(guān)于FLOPS的各項(xiàng)描述中，肯定錯(cuò)誤的是（）

答案:FLOPS指的是處理器每秒可以執(zhí)行完成的浮點(diǎn)運(yùn)算指令的數(shù)量。若某微處理器系統(tǒng)有16條地址線，字長為8位，現(xiàn)用SRAM2114(1K*4)存儲(chǔ)芯片搭建存儲(chǔ)子系統(tǒng)，試問采用線選譯碼時(shí)最多可以擴(kuò)展（）片2114存儲(chǔ)芯片。

答案:12

答案:1K×4位DMA訪問存儲(chǔ)器是通過（）控制總線完成對(duì)存儲(chǔ)器的訪問

答案:DMA控制單元ARM處理器的7種運(yùn)行模式中，不屬于異常模式的是（）

答案:用戶模式處理器型號(hào)ARM7TDMI中的M代表（）

答案:支持增強(qiáng)乘法器下面（）描述的是ARM的軟件體系。

答案:ARMv7微處理器的指令集架構(gòu)可以被劃分成多種類型，ARM指令集架構(gòu)主要屬于其中的（

）

答案:精簡指令集（ReducedInstructionSetComputer，RISC）基于ARM體系的系統(tǒng)上電復(fù)位后，會(huì)進(jìn)入以下哪種處理器模式（）

答案:supervisor對(duì)于需要在外設(shè)與存儲(chǔ)器之間進(jìn)行大批數(shù)據(jù)高速傳輸?shù)那闆r，下列最合適的方式是（）。

答案:DMA傳輸CPU根據(jù)（）判斷當(dāng)前中斷產(chǎn)生的原因。

答案:中斷類型號(hào)直接存儲(chǔ)器訪問（DMA）方式訪問接口的優(yōu)點(diǎn)在于（）。

答案:數(shù)據(jù)傳輸過程中不需要CPU介入下列器件中，不屬于外設(shè)的是（）。

答案:內(nèi)存I/O接口按時(shí)序控制方式可分為同步接口和異步接口，這兩類接口的區(qū)別是（）。

答案:數(shù)據(jù)傳輸是否由統(tǒng)一的時(shí)序信號(hào)控制下列屬于衡量存儲(chǔ)器技術(shù)指標(biāo)的是（）

答案:存儲(chǔ)容量###存儲(chǔ)器帶寬###存儲(chǔ)周期###存取時(shí)間微機(jī)中的Cache存儲(chǔ)器通常采用（）基本存儲(chǔ)單元構(gòu)造。

答案:SRAM計(jì)算機(jī)存儲(chǔ)子系統(tǒng)采用分層體系結(jié)構(gòu)的主要目的是（）。

答案:便于解決存儲(chǔ)容量、速度和價(jià)格之間的矛盾全部使用4片32K*8位的SRAM存儲(chǔ)芯片，可設(shè)計(jì)的存儲(chǔ)器有（）

答案:32K*32位###128K*8位計(jì)算機(jī)系統(tǒng)中，與主存儲(chǔ)器相比，輔存儲(chǔ)器的特點(diǎn)是（）

答案:容量大、速度慢、成本低連接CPU內(nèi)各寄存器、控制器及算數(shù)邏輯運(yùn)算單元等部件的總線統(tǒng)稱為（）

答案:片內(nèi)總線CPU對(duì)存儲(chǔ)器完成一次讀操作所需的時(shí)間稱為一個(gè)（）。

答案:總線周期將微處理器芯片、內(nèi)存儲(chǔ)器及I/O接口芯片連接起來的總線是（）。

答案:系統(tǒng)總線總線上多個(gè)主設(shè)備同時(shí)發(fā)送信息導(dǎo)致的工作異常一般稱為（）。

答案:總線沖突以下總線標(biāo)準(zhǔn)中，不屬于片內(nèi)總線的是（）。

答案:PCICPU是計(jì)算機(jī)系統(tǒng)的核心部件，下列部件中肯定不包含在CPU內(nèi)部的部件是（）

答案:主存在變址尋址方式中，若變址寄存器的內(nèi)容是4E3CH，指令中給出的偏移量為63H,則數(shù)據(jù)的有效地址為4E9FH(只需要填阿拉伯?dāng)?shù)字和大寫字母,共需4位)（）

答案:對(duì)某時(shí)鐘速率為2.5GHz的流水式處理器執(zhí)行一個(gè)有150萬條指令的程序。流水線有5段，并以每時(shí)鐘周期1條的速率發(fā)射指令。不考量分支指令和亂序執(zhí)行帶來的性能損失。此流水式處理器是吞吐量是2500MIPS？（）

答案:對(duì)微處理器內(nèi)部標(biāo)志寄存器（或稱為程序狀態(tài)寄存器）的主要作用是（）。

答案:產(chǎn)生影響或控制某些后續(xù)指令所需的標(biāo)志寄存器間接尋址方式中，操作數(shù)存放在（）中。

答案:主存計(jì)算機(jī)系統(tǒng)中的軟、硬件在邏輯上具有等效性，提高硬件功能實(shí)現(xiàn)的比例將會(huì)（）。

答案:提高執(zhí)行速度下列屬于計(jì)算機(jī)系統(tǒng)硬件的是（）。

答案:異常事件處理電路下列不屬于馮·諾依曼體系結(jié)構(gòu)定義的計(jì)算機(jī)硬件組成部分的是（）。

答案:Cache以下被公認(rèn)為計(jì)算機(jī)基本體系架構(gòu)的是（）。

答案:馮.諾依曼計(jì)算機(jī)計(jì)算機(jī)的軟硬件分層模型中，包括1指令系統(tǒng)，2數(shù)字邏輯電路，3操作系統(tǒng)，4MOS管，5應(yīng)用軟件等，從低往上的層次排列順序是（）。

答案