高速信號走線規(guī)則

高速信號走線規(guī)則隨著信號上升沿時間的減小，信號頻率的提高，電子產(chǎn)品的EMI問題，也來越受到電子工程師的關(guān)注。高速PCB設(shè)計的成功，對EMI的貢獻越來越受到重視，幾乎60％的EMI問題可以通過高速PCB來控制解決。規(guī)則一：高速信號走線屏蔽規(guī)則在高速的PCB設(shè)計中，時鐘等關(guān)鍵的高速信號線，走需要進行屏蔽處理，如果沒有屏蔽或只屏蔽了部分，都是會造成EMI的泄漏。建議屏蔽線，每1000mil，打孔接地。如上圖所示。規(guī)則二：高速信號的走線閉環(huán)規(guī)則由于PCB板的密度越來越高，很多PCBLAYOUT工程師在走線的過程中，很容易出現(xiàn)這種失誤，如下圖所示：時鐘信號等高速信號網(wǎng)絡(luò)，在多層的PCB走線的時候產(chǎn)生了閉環(huán)的結(jié)果，這樣的閉環(huán)結(jié)果將產(chǎn)生環(huán)形天線，增加EMI的輻射強度。規(guī)則三：高速信號的走線開環(huán)規(guī)則規(guī)則二提到高速信號的閉環(huán)會造成EMI輻射，同樣的開環(huán)同樣會造成EMI輻射，如下圖所示：時鐘信號等高速信號網(wǎng)絡(luò)，在多層的PCB走線的時候產(chǎn)生了開環(huán)的結(jié)果，這樣的開環(huán)結(jié)果將產(chǎn)生線形天線，增加EMI的輻射強度。在設(shè)計中我們也要避免。規(guī)則四：高速信號的特性阻抗連續(xù)規(guī)則高速信號，在層與層之間切換的時候必須保證特性阻抗的連續(xù)，否則會增加EMI的輻射，如下圖：也就是：同層的布線的寬度必須連續(xù)，不同層的走線阻抗必須連續(xù)。規(guī)則五：高速PCB設(shè)計的布線方向規(guī)則相鄰兩層間的走線必須遵循垂直走線的原則，否則會造成線間的串擾，增加EMI輻射，如下圖：相鄰的布線層遵循橫平豎垂的布線方向，垂直的布線可以抑制線間的串擾。規(guī)則六：高速PCB設(shè)計中的拓撲結(jié)構(gòu)規(guī)則在高速PCB設(shè)計中有兩個最為重要的內(nèi)容，就是線路板特性阻抗的控制和多負載情況下的拓撲結(jié)構(gòu)的設(shè)計。在高速的情況下，可以說拓撲結(jié)構(gòu)的是否合理直接決定，產(chǎn)品的成功還是失敗。如上圖所示，就是我們經(jīng)常用到的菊花鏈式拓撲結(jié)構(gòu)。這種拓撲結(jié)構(gòu)一般用于幾Mhz的情況下為益。高速的拓撲結(jié)構(gòu)我們建議使用后端的星形對稱結(jié)構(gòu)。規(guī)則七：走線長度的諧振規(guī)則檢查信號線的長度和信號的頻率是否構(gòu)成諧振，即當布線長度為信號波長1／4的時候的整數(shù)倍時，此布線將產(chǎn)生諧振，而諧振就會輻射電磁波，產(chǎn)生干擾。規(guī)則八：回流路徑規(guī)則所有的高速信號必須有良好的回流路徑。近可能的保證時鐘等高速信號的回流路徑最小。否則會極大的增加輻射，并且輻射的大小和信號路徑和回流路徑所包圍的面積成正比。規(guī)則九：器件的退耦電容擺放規(guī)則退耦電容的擺放的位置非常的重要。不合理的擺放位置，是根本起不到退耦的效果。退耦電容的擺放的原則是：靠近電源的管腳，并且電容的電源走線和地線所包圍的面積最小。SI高速電路設(shè)計：高速PCB設(shè)計理論基礎(chǔ)第一部分信號完整性知識基礎(chǔ)第一章高速數(shù)字電路概述

現(xiàn)代的電子設(shè)計和芯片制造技術(shù)正在飛速發(fā)展，電子產(chǎn)品的復(fù)雜度、時鐘和總線頻率等等都呈快速上升趨勢，但系統(tǒng)的電壓卻不斷在減小，所有的這一切加上產(chǎn)品投放市場的時間要求給設(shè)計師帶來了前所未有的巨大壓力。要想保證產(chǎn)品的一次性成功就必須能預(yù)見設(shè)計中可能出現(xiàn)的各種問題，并與時給出合理的解決方案，對于高速的數(shù)字電路來說，最令人頭大的莫過于如何確保瞬時跳變的數(shù)字信號通過較長的一段傳輸線，還能完整地被接收，并保證良好的電磁兼容性，這就是目前頗受關(guān)注的信號完整性(SI)問題。本章就是圍繞信號完整性的問題，讓大家對高速電路有個基本的認識，并介紹一些相關(guān)的基本概念。1.1

何為高速電路

“高速電路”已經(jīng)成為當今電子工程師們經(jīng)常提與的一個名詞，但究竟什么是高速電路?這的確是一個“熟悉”而又“模糊”的概念。而事實上，業(yè)界對高速電路并沒有一個統(tǒng)一的定義，通常對高速電路的界定有以下多種看法：有人認為，如果數(shù)字邏輯電路的頻率達到或者超過45MHZ-50MHZ，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量(比如說1/3)，就稱為高速電路；也有人認為高速電路和頻率并沒有什么大的聯(lián)系，是否高速電路只取決于它們的上升時間；還有人認為高速電路就是我們早些年沒有接觸過，或者說能產(chǎn)生并且考慮到趨膚效應(yīng)的電路；更多的人則對高速進行了量化的定義，即當電路中的數(shù)字信號在傳輸線上的延遲大于1/2上升時間時，就叫做高速電路，本文也沿用這個定義作為考慮高速問題的標準。

此外，還有一個容易產(chǎn)生混淆的是“高頻電路”的概念，“高頻”和“高速”有什么區(qū)別呢?對于高頻，很多人的理解就是較高的信號頻率，雖然不能說這種看法有誤，但對于高速電子設(shè)計工程師來說，理解應(yīng)當更為深刻，我們除了關(guān)心信號的固有頻率，還應(yīng)當考慮信號發(fā)射時同時伴隨產(chǎn)生的高階諧波的影響，一般我們使用下面這個公式來做定義信號的發(fā)射帶寬，有時也稱為EMI發(fā)射帶寬：

F=1／(Tr*π)，F(xiàn)是頻率(GHz)；Tr(納秒)指信號的上升時間或下降時間。

通常當F>100MHz的時候，就可以稱為高頻電路。所以，在數(shù)字電路中，是否是高頻電路，并不在于信號頻率的高低，而主要是取決于上升沿和下降沿。根據(jù)這個公式可以推算，當上升時間小于3.185ns左右的時候，我們認為是高頻電路。

對于大多數(shù)電子電路硬件設(shè)計工程師來說，完全沒有必要拘泥于概念的差異，心中應(yīng)該有個廣義的“高速”定義，那就是：如果在確保正確的電氣連接的前提下，電路仍不能穩(wěn)定的高性能工作，而需要進行特殊的布局，布線，匹配，屏蔽等處理，那么，這就是“高速”設(shè)計。1.2高速帶來的問題與設(shè)計流程剖析

雖然不少人對高速可能有了一點概念性的認識，但往往難以想象在所謂的“高速”情況下，會真正給實際的電路系統(tǒng)帶來什么樣的后果，這里我舉幾個實際的案例來剖析一下高速給PCB設(shè)計帶來的一系列問題。

A．某公司早期開發(fā)的一個產(chǎn)品，一直工作良好，可是最近生產(chǎn)出來的一批卻總是毛病不斷，受到許多客戶的抱怨?？墒歉緵]有對設(shè)計進行任何變動，連使用的芯片也是同一型號的，原因是什么呢?

B．某個PCB工程師Layout經(jīng)驗非常豐富，設(shè)計的產(chǎn)品很少出過問題，但最近設(shè)計了一塊PCB板，卻發(fā)現(xiàn)了EMC檢測不合格的問題，改變布線也毫無效果，但以前類似的板子卻沒有這樣的問題。

C．一個專業(yè)的內(nèi)存模塊設(shè)計工程師，從EDO內(nèi)存到SDRAM的PC66，PC100，設(shè)計過很多項目，很少出現(xiàn)問題，可是自從內(nèi)存時鐘頻率上到133MHz以上時，幾乎很少有設(shè)計能一次性通過的。

簡單分析一下上面的幾個案例，A的情況是由于芯片的工藝改進造成的，雖然所使用的芯片基本電路功能一樣，但隨著的IC制造工藝水平的提高，信號的上升沿變快了，于是出現(xiàn)了反射、串擾等信號不完整的問題，從而導(dǎo)致突然失效；B例子中，通過細致地檢測，最終發(fā)現(xiàn)是PCB板上有兩個并排平行放置的電感元件，所以產(chǎn)生了較為嚴重的EMI；C中的內(nèi)存設(shè)計師則是因為忽視了嚴格的拓補結(jié)構(gòu)要求，在頻率提高、時序要求更嚴格的情況下，非單調(diào)性和時鐘偏移等問題造成了設(shè)計的內(nèi)存模塊無法啟動。除了以上提到的三個實例，還有很多其他的問題，比如因為電容設(shè)計不當導(dǎo)致電源電壓不穩(wěn)而無法工作，數(shù)模接地不正確產(chǎn)生的干擾太嚴重使得系統(tǒng)不穩(wěn)定等等。

隨著電子技術(shù)的不斷發(fā)展，類似于以上的各種問題層出不窮，而且可以預(yù)見，今后還會出現(xiàn)更多的這樣或那樣的問題。所以，了解信號完整性理論，進而指導(dǎo)和驗證高速PCB的設(shè)計是一件刻不容緩的事情。

傳統(tǒng)的PCB設(shè)計一般經(jīng)過原理圖設(shè)計、布局、布線、優(yōu)化等四個主要步驟，由于缺乏高速分析和仿真指導(dǎo)，信號的質(zhì)量無法得到保證，而且大部分問題必須等到制板測試后才能發(fā)現(xiàn)，這大大降低了設(shè)計的效率，提高了成本，顯然在激烈的市場競爭下，這種設(shè)計方法是很不利的。于是，針對高速PCB設(shè)計，業(yè)界提出了一種新的設(shè)計思路，稱為“自上而下”的設(shè)計方法，這是一種建立在實時仿真基礎(chǔ)上優(yōu)化的高效設(shè)計流程，見圖1-1-1：

圖1-1-1高速PCB設(shè)計流程

從上面的流程圖可以看到，高速的PCB設(shè)計在完成之前，經(jīng)過多方面的仿真、分析和優(yōu)化，避免了絕大部分可能產(chǎn)生的問題，如果依托強大的EDA仿真工具，基本上能實現(xiàn)“設(shè)計即正確”目的。

在整個高速設(shè)計過程中，信號完整性工程師必須貫穿于設(shè)計的始終，Cadence公司的首席顧問DonaldTelian曾給信號完整性工程師歸納了七點作用：?

研究和定義(pioneeringanddefining)?

分類和總結(jié)(Partitioning和Approximating)?

建模和測量(ModelingandMeasuring)?

設(shè)計和優(yōu)化(Designingandoptimizing)?

量化和驗證(Quantifyingandverifying)?

減少和簡化(Reducingandsimplifying)?

聯(lián)系和調(diào)試(CorrelatingandDebugging)

對于以上這七大作用的詳細闡述，可以參見1997highperformancesystemDesignConference上DonaldTelian的原稿。1.3相關(guān)的一些基本概念

在具體討論信號完整性理論知識之前，這節(jié)中我們將對高速設(shè)計中經(jīng)常提到的一些基本名詞做些簡單地整理和介紹，給初步接觸高速的設(shè)計人員提供一個概念性的認識。信號完整性(SignalIntegrity)：就是指電路系統(tǒng)XX號的質(zhì)量，如果在要求的時間內(nèi)，信號能不失真地從源端傳送到接收端，我們就稱該信號是完整的。

傳輸線(TransmissionLine)：由兩個具有一定長度的導(dǎo)體組成回路的連接線，我們稱之為傳輸線，有時也被稱為延遲線。

集總電路(Lumpedcircuit)：在一般的電路分析中，電路的所有參數(shù)，如阻抗、容抗、感抗都集中于空間的各個點上，各個元件上，各點之間的信號是瞬間傳遞的，這種理想化的電路模型稱為集總電路。

分布式系統(tǒng)(DistributedSystem)：實際的電路情況是各種參數(shù)分布于電路所在空間的各處，當這種分散性造成的信號延遲時間與信號本身的變化時間相比己不能忽略的時侯，整個信號通道是帶有電阻、電容、電感的復(fù)雜網(wǎng)絡(luò)，這就是一個典型的分布參數(shù)系統(tǒng)。

上升/下降時間(Rise/FallTime)：信號從低電平跳變?yōu)楦唠娖剿枰臅r間，通常是量度上升/下降沿在10%-90%電壓幅值之間的持續(xù)時間，記為Tr。

截止頻率(KneeFrequency)：這是表征數(shù)字電路中集中了大部分能量的頻率X圍(0．5/Tr)，記為Fknee。，一般認為超過這個頻率的能量對數(shù)字信號的傳輸沒有任何影響。特征阻抗(CharacteristicImpedance)：交流信號在傳輸線上傳播中的每一步遇到不變的瞬間阻抗就被稱為特征阻抗，也稱為浪涌阻抗，記為Zo?？梢酝ㄟ^傳輸線上輸入電壓對輸入電流的比率值(V/I)來表示。

傳輸延遲(Propagationdelay)：指信號在傳輸線上的傳播延時，與線長和信號傳播速度有關(guān)，記為tpd

微帶線(Micro-Strip)：指只有一邊存在參考平面的傳輸線。

帶狀線(Strip-Line)：指兩邊都有參考平面的傳輸線。趨膚效應(yīng)(Skineffect)：指當信號頻率提高時，流動電荷會漸漸向傳輸線的邊緣靠近，甚至中間將沒有電流通過。與此類似的還有集束效應(yīng)，現(xiàn)象是電流密集區(qū)域集中在導(dǎo)體的內(nèi)側(cè)。

反射(Reflection)：指由于阻抗不匹配而造成的信號能量的不完全吸收，發(fā)射的程度可以有反射系數(shù)p表示。

過沖/下沖(Overshoot/undershoot)：過沖就是指接收信號的第一個峰值或谷值超過設(shè)定電壓——對于上升沿是指第一個峰值超過最高電壓；對于下降沿是指第一個谷值超過最低電壓，而下沖就是指第二個谷值或峰值。

振蕩：在一個時鐘周期中，反復(fù)的出現(xiàn)過沖和下沖，我們就稱之為振蕩。振蕩根據(jù)表現(xiàn)形式可分為振鈴(Ringing)和環(huán)繞振蕩，振鈴為欠阻尼振蕩，而環(huán)繞振蕩為過阻尼振蕩。匹配(Ternlination)：指為了消除反射而通過添加電阻或電容器件來達到阻抗一致的效果。因為通常采用在源端或終端，所以也稱為端接。

串擾：串擾是指當信號在傳輸線上傳播時，因電磁耦合對相鄰的傳輸線產(chǎn)生的不期望的電壓噪聲干擾，這種干擾是由于傳輸線之間的互感和互容引起的。

信號回流(Returncurrent)：指伴隨信號傳播的返回電流。

自屏蔽(Selfshielding)：信號在傳輸線上傳播時，靠大電容耦合抑制電場，靠小電感耦合抑制磁場來維持低電抗的方法稱為自屏蔽。

前向串擾(ForwardCrosstalk)：指干擾源對犧牲源的接收端產(chǎn)生的第一次干擾，也稱為遠端干擾(Far-endcrosstalk)。

后向串擾(ForwardCrosstalk)：指干擾源對犧牲源的發(fā)送端產(chǎn)生的第一次干擾，也稱為近端干擾(Near-endcrosstalk)。屏蔽效率(SE)：是對屏蔽的適用性進行評估的一個參數(shù)，單位為分貝。

吸收損耗：吸收損耗是指電磁波穿過屏蔽罩的時候能量損耗的數(shù)量。

反射損耗：反射損耗是指由于屏蔽的內(nèi)部反射導(dǎo)致的能量損耗的數(shù)量，他隨著波阻和屏蔽阻抗的比率而變化。

校正因子：表示屏蔽效率下降的情況的參數(shù)，由于屏蔽物吸收效率不高，其內(nèi)部的再反射會使穿過屏蔽層另一面的能量增加，所以校正因子是個負數(shù)，而且只使用于薄屏蔽罩中存在多個反射的情況分析。

差模EMI：傳輸線上電流從驅(qū)動端流到接收端的時候和它回流之間耦合產(chǎn)生的EMI，就叫做差模EMI。共模EMI：當兩條或者多條傳輸線以相同的相位和方向從驅(qū)動端輸出到接收端的時候，就會產(chǎn)生共模輻射，既共模EMI。

發(fā)射帶寬：即最高頻率發(fā)射帶寬，當數(shù)字集成電路從邏輯高低之間轉(zhuǎn)換的時候，輸出端產(chǎn)生的方波信號頻率并不是導(dǎo)致EMI的唯一成分。該方波中包含頻率X圍更寬廣的正弦諧波分量，這些正弦諧波分量是工程師所關(guān)心的EMI頻率成分，而最高的EMI頻率也稱為EMI的發(fā)射帶寬。

電磁環(huán)境：存在于給定場所的所有電磁現(xiàn)象的總和。

電磁騷擾：任何能引起裝置、設(shè)備或系統(tǒng)性能降低或者對有生命或者無生命物質(zhì)產(chǎn)生損害作用的電磁現(xiàn)象。電磁干擾：電磁騷擾引起設(shè)備、傳輸通道和系統(tǒng)性能的下降。

電磁兼容性：設(shè)備或者系統(tǒng)在電磁環(huán)境中能正常工作且不對該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力。

系統(tǒng)內(nèi)干擾：系統(tǒng)中出現(xiàn)由本系統(tǒng)內(nèi)部電磁騷擾引起的電磁干擾。

系統(tǒng)間干擾：有其他系統(tǒng)產(chǎn)生的電磁干擾對一個系統(tǒng)造成的電磁干擾。靜電放電：具有不同靜電電位的物體相互接近或者接觸時候而引起的電荷轉(zhuǎn)移。

建立時間(setupTime)：建立時間就是接收器件需要數(shù)據(jù)提前于時鐘沿穩(wěn)定存在于輸入端的時間。

保持時間(HoldTime)：為了成功的鎖存一個信號到接收端，器件必須要求數(shù)據(jù)信號在被時鐘沿觸發(fā)后繼續(xù)保持一段時間，以確保數(shù)據(jù)被正確的操作。這個最小的時間就是我們說的保持時間。

飛行時間(FlightTime)：指信號從驅(qū)動端傳輸?shù)浇邮斩?，并達到一定的電平之間的延時，和傳輸延遲和上升時間有關(guān)。

Tco：是指器件的輸入時鐘邊緣觸發(fā)有效到輸出信號有效的時間差，這是信號在器件內(nèi)部的所有延遲總和，一般包括邏輯延遲和緩沖延遲。

緩沖延遲(bufferdelay)：指信號經(jīng)過緩沖器達到有效的電壓輸出所需要的時間

時鐘抖動(Jitter)：時鐘抖動是指時鐘觸發(fā)沿的隨機誤差，通?？梢杂脙蓚€或多個時鐘周期差值來量度，這個誤差是由時鐘發(fā)生器內(nèi)部產(chǎn)生的，和后期布線沒有關(guān)系。

時鐘偏移(Skew)：是指由同樣的時鐘產(chǎn)生的多個子時鐘信號之間的延時差異。

假時鐘：假時鐘是指時鐘越過閾值(threshold)無意識地改變了狀態(tài)(有時在VIL或VIH之間)。通常由于過分的下沖(undershoot)或串擾(crosstalk)引起。

電源完整性(PowerIntegrity)：

指電路系統(tǒng)中的電源和地的質(zhì)量。

同步開關(guān)噪聲(SimultaneousSwitchNoise)：指當器件處于開關(guān)狀態(tài)，產(chǎn)生瞬間變化的電流(di/dt)，在經(jīng)過回流途徑上存在的電感時，形成交流壓降，從而引起噪聲，簡稱SSN。也稱為△i噪聲。

地彈(GroundBounce)：指由于封裝電感而引起地平面的波動，造成芯片地和系統(tǒng)地不一致的現(xiàn)象。同樣，如果是由于封裝電感引起的芯片和系統(tǒng)電源差異，就稱為電源反彈(PowerBounce)。PCB疊層參考名詞定義：SIG：信號層；GND：地層；PWR：電源層；電路板的疊層安排是對PCB的整個系統(tǒng)設(shè)計的基礎(chǔ)。疊層設(shè)計如有缺陷，將最終影響到整機的EMC性能。總的來說疊層設(shè)計主要要遵從兩個規(guī)矩:1.每個走線層都必須有一個鄰近的參考層(電源或地層);2.鄰近的主電源層和地層要保持最小間距,以提供較大的耦合電容;

下面列出從兩層板到十層板的疊層：2.1單面板和雙面板的疊層；對于兩層板來說，由于板層數(shù)量少，已經(jīng)不存在疊層的問題?？刂艵MI輻射主要從布線和布局來考慮；單層板和雙層板的電磁兼容問題越來越突出。造成這種現(xiàn)象的主要原因就是因是信號回路面積過大，不僅產(chǎn)生了較強的電磁輻射，而且使電路對外界干擾敏感。要改善線路的電磁兼容性，最簡單的方法是減小關(guān)鍵信號的回路面積。關(guān)鍵信號：從電磁兼容的角度考慮，關(guān)鍵信號主要指產(chǎn)生較強輻射的信號和對外界敏感的信號。能夠產(chǎn)生較強輻射的信號一般是周期性信號，如時鐘或地址的低位信號。對干擾敏感的信號是指那些電平較低的模擬信號。

單、雙層板通常使用在低于10KHz的低頻模擬設(shè)計中:1在同一層的電源走線以輻射狀走線，并最小化線的長度總和；2走電源、地線時，相互靠近；在關(guān)鍵信號線邊上布一條地線，這條地線應(yīng)盡量靠近信號線。這樣就形成了較小的回路面積，減小差模輻射對外界干擾的敏感度。當信號線的旁邊加一條地線后，就形成了一個面積最小的回路，信號電流肯定會取道這個回路，而不是其它地線路徑。3如果是雙層線路板，可以在線路板的另一面，緊靠近信號線的下面，沿著信號線布一條地線，一線盡量寬些。這樣形成的回路面積等于線路板的厚度乘以信號線的長度。

2.2四層板的疊層；推薦疊層方式：2.2.1SIG－GND(PWR)－PWR(GND)－SIG；2.2.2GND－SIG(PWR)－SIG(PWR)－GND；

對于以上兩種疊層設(shè)計，潛在的問題是對于傳統(tǒng)的1.6mm（62mil）板厚。層間距將會變得很大，不僅不利于控制阻抗，層間耦合與屏蔽；特別是電源地層之間間距很大，降低了板電容，不利于濾除噪聲。對于第一種方案，通常應(yīng)用于板上芯片較多的情況。這種方案可得到較好的SI性能，對于EMI性能來說并不是很好，主要要通過走線與其他細節(jié)來控制。主要注意：地層放在信號最密集的信號層的相連層，有利于吸收和抑制輻射；增大板面積，體現(xiàn)20H規(guī)則。對于第二種方案，通常應(yīng)用于板上芯片密度足夠低和芯片周圍有足夠面積(放置所要求的電源覆銅層)的場合。此種方案PCB的外層均為地層，中間兩層均為信號/電源層。信號層上的電源用寬線走線，這可使電源電流的路徑阻抗低，且信號微帶路徑的阻抗也低，也可通過外層地屏蔽內(nèi)層信號輻射。從EMI控制的角度看，這是現(xiàn)有的最佳4層PCB結(jié)構(gòu)。主要注意：中間兩層信號、電源混合層間距要拉開，走線方向垂直，避免出現(xiàn)串擾；適當控制板面積，體現(xiàn)20H規(guī)則；如果要控制走線阻抗，上述方案要非常小心地將走線布置在電源和接地鋪銅島的下邊。另外，電源或地層上的鋪銅之間應(yīng)盡可能地互連在一起，以確保DC和低頻的連接性。

2.3六層板的疊層；對于芯片密度較大、時鐘頻率較高的設(shè)計應(yīng)考慮6層板的設(shè)計推薦疊層方式：

2.3.1SIG－GND－SIG－PWR－GND－SIG；對于這種方案，這種疊層方案可得到較好的信號完整性，信號層與接地層相鄰，電源層和接地層配對，每個走線層的阻抗都可較好控制，且兩個地層都是能良好的吸收磁力線。并且在電源、地層完整的情況下能為每個信號層都提供較好的回流路徑。

2.3.2GND－SIG－GND－PWR－SIG－GND；對于這種方案，該種方案只適用于器件密度不是很高的情況，這種疊層具有上面疊層的所有優(yōu)點，并且這樣頂層和底層的地平面比較完整，能作為一個較好的屏蔽層來使用。需要注意的是電源層要靠近非主元件面的那一層，因為底層的平面會更完整。因此，EMI性能要比第一種方案好。小結(jié)：對于六層板的方案,電源層與地層之間的間距應(yīng)盡量減小，以獲得好的電源、地耦合。但62mil的板厚,層間距雖然得到減小,還是不容易把主電源與地層之間的間距控制得很小。對比第一種方案與第二種方案，第二種方案成本要大大增加。因此，我們疊層時通常選擇第一種方案。設(shè)計時，遵循20H規(guī)則和鏡像層規(guī)則設(shè)計

2.4八層板的疊層；無需注冊八層板通常使用下面三種疊層方式2.4.1由于差的電磁吸收能力和大的電源阻抗導(dǎo)致這種不是一種好的疊層方式。它的結(jié)構(gòu)如下：1Signal1元件面、微帶走線層2Signal2內(nèi)部微帶走線層，較好的走線層（X方向）3Ground4Signal3帶狀線走線層，較好的走線層（Y方向）5Signal4帶狀線走線層6Power7Signal5內(nèi)部微帶走線層8Signal6微帶走線層

2.4.2是第三種疊層方式的變種，由于增加了參考層，具有較好的EMI性能，各信號層的特性阻抗可以很好的控制1Signal1元件面、微帶走線層，好的走線層2Ground地層，較好的電磁波吸收能力3Signal2帶狀線走線層，好的走線層4Power電源層，與下面的地層構(gòu)成優(yōu)秀的電磁吸收5Ground地層6Signal3帶狀線走線層，好的走線層7Power地層，具有較大的電源阻抗8Signal4微帶走線層，好的走線層

2.4.3最佳疊層方式，由于多層地參考平面的使用具有非常好的地磁吸收能力。1Signal1元件面、微帶走線層，好的走線層2Ground地層，較好的電磁波吸收能力3Signal2帶狀線走線層，好的走線層高速下載4Power電源層，與下面的地層構(gòu)成優(yōu)秀的電磁吸收5Ground地層6Signal3帶狀線走線層，好的走線層7Ground地層，較好的電磁波吸收能力8Signal4微帶走線層，好的走線層

2.5小結(jié)對于如何選擇設(shè)計用幾層板和用什么方式的疊層，要根據(jù)板上信號網(wǎng)絡(luò)的數(shù)量，器件密度，PIN密度，信號的頻率，板的大小等許多因素。對于這些因素我們要綜合考慮。對于信號網(wǎng)絡(luò)的數(shù)量越多，器件密度越大，PIN密度越大，信號的頻率越高的設(shè)計應(yīng)盡量采用多層板設(shè)計。為得到好的EMI性能最好保證每個信號層都有自己的參考層。pcb疊層參考：2層S1和地，S2和電源4層S1，地，電源，S26層S1，S2，地，電源，S3，S46層S1，地，S2，S3，電源，S46層S1，電源，地，S2，地，S38層S1，S2，地，S3，S4，電源，S5，S68層S1，地，S2，地，電源，S3，地，S410層S1，地，S2，S3，地，電源，S4，S5，地，S610層S1，S2，電源，地，S3，S4，地，電源，S5，S6高速時鐘信號布線高速時鐘信號布線電路在數(shù)字電路中占有重要地位，同時時鐘電路也是產(chǎn)生電磁輻射的主要來源。一個具有2n2上升沿的時鐘信號輻射能量的帶寬可達160MHz，其可能輻射帶寬可達十倍頻，即1.6GHz。因此，設(shè)計好時鐘電路是保證達到整機輻射指標的關(guān)鍵。時鐘電路設(shè)計主要的問題有如下幾個方面。（1）阻抗控制。計算各種由印制板線條構(gòu)成的微帶線和微帶波導(dǎo)的波阻抗、相移常數(shù)、衰減常數(shù)等等。許多設(shè)計手冊都可以查到一些典型結(jié)構(gòu)的波阻抗和衰減常數(shù)。特殊結(jié)構(gòu)的微帶線和微帶波導(dǎo)的參數(shù)需要用計算電磁學(xué)的方法求解。（2）傳輸延遲和阻抗匹配。由印制線條的相移常數(shù)計算時鐘脈沖受到的延遲，當延遲達到一定數(shù)值時，就要進行阻抗匹配，以免發(fā)生終端反射使時鐘信號抖動或發(fā)生過沖。阻抗匹配方法有串聯(lián)電阻、并聯(lián)電阻、戴維南網(wǎng)絡(luò)、RC網(wǎng)絡(luò)、二極管陣等。（3）印制線條上接入較多容性負載的影響。接在印制線條上的容性負載對線條的波阻抗有較大的影響，特別是對總線結(jié)構(gòu)的電路容性負載的影響往往是要考慮的關(guān)鍵因素。在PCB板上，高速時鐘信號是一類很特殊的信號：信號頻率高，對信號波形要求高，信號受干擾要小。而這個時鐘的穩(wěn)定對系統(tǒng)的可靠性和準確性都直接相關(guān)，時鐘信號抖動、漂移、畸變等都對系統(tǒng)有很大的影響。因此在設(shè)計一個電路，特別是帶有高速時鐘電路的PCB板時，一定要優(yōu)先考慮系統(tǒng)的時鐘分配、走線、種類等問題。根據(jù)筆者和廣大電子工程師的經(jīng)驗，對高速時鐘信號布線（如圖3-15所示）有以下幾點要求：（1）高速時鐘信號線優(yōu)先級高。高速時鐘信號線一般是信號中優(yōu)先級最高，在布線的時候，需要首先和特別考慮系統(tǒng)的主時鐘信號線。因為時鐘的穩(wěn)定性和可靠性直接影響整個系統(tǒng)或產(chǎn)品的特性。如果時鐘不穩(wěn)，必然導(dǎo)致產(chǎn)品的不穩(wěn)定，產(chǎn)品精度降低，甚至不能使用等一系列問題。（2）高速時鐘信號線盡可能地短。高速時鐘信號線信號頻率高，對波形要求嚴格，要求信號的衰減和受到的干擾最小，為了將干擾降低到最小，所以要求走線盡量地短，保證信號的失真度最小。（3）高速時鐘信號線盡量走在電路板的同一層上，避免過孔。高速時鐘信號走線設(shè)計盡量設(shè)計在同一層上，也是為了減少信號的失真度，如果采用多層布線，必然要存在過孔。而過孔是具有分布電感和電容，過孔的分布參數(shù)會時鐘信號的反射和于擾，導(dǎo)致時鐘的漂移或抖動；過孔還對時鐘信號的阻抗造成不連續(xù)，會導(dǎo)致信號的反射和疊加，造成時鐘信號的變形，這些都是對我們有害的。（4）高速時鐘信號線盡量走直線，避免走折線，可以采用弧線宋代替折線。高頻電路布線的引線最好采用全直線，需要轉(zhuǎn)折，可用45°折線或圓弧轉(zhuǎn)折。這種要求在低頻電路中僅僅用于提高鋼箔的固著強度，而在高頻電路中，滿足這一要求卻可以減少高頻信號對外的電磁輻射和與其他信號之間的串擾。（5）高速時鐘信號線不分路。高速時鐘信號線一般不分路，不分枝。時鐘信號的分路會造成時鐘信號的衰減、反射，導(dǎo)致信號的變形，而且信號的相位可能發(fā)生變化。為了保證時鐘相位的一致性，通常在需要時鐘分路的地方，可以采用專用的時鐘分路、放大、整形的芯片。這種芯片可以對時鐘進行無衰減、無相差的分路。（6）必要對時鐘信號線進行保護和屏蔽。高速時鐘信號線周圍盡量沒有其他的干擾源和走線。在外部環(huán)境比較惡劣，或者時鐘周圍有干擾比較強的信號線時，我們要在信號線和時鐘線之間加以隔離，對時鐘信號線進行保護和屏蔽，將干擾降低到最小。PCB設(shè)計中關(guān)于高速時鐘信號布線的問題時鐘電路在數(shù)字電路中占有重要地位。在未來的DSP現(xiàn)代電子系統(tǒng)應(yīng)用設(shè)計中對時鐘布線要求會越來越高。高速時鐘信號線優(yōu)先級最高，一般在布線時，需要優(yōu)先考慮系統(tǒng)的主時鐘信號線。高速時鐘信