第11章(3)工程電磁兼容(第二版)(路宏敏)

<1>11.3PCB的EMC設(shè)計<1><2>在高速電路中，其中的IC封裝等問題是影響EMC性能的重要因素之一。新的封裝設(shè)計需要減少IC的寄生參數(shù)，進而削弱寄生效應(yīng)。IC的寄生效應(yīng)包括噪聲、延遲、邊沿速率、頻率響應(yīng)、天線效應(yīng)等。隨著技術(shù)的發(fā)展，IC設(shè)計、IC封裝及PCB設(shè)計間的關(guān)系越來越密切。IC設(shè)計的總體布局不僅受到工藝的限制，同時也要兼顧PCB板級的許多制約因素。<3>PCB的EMC設(shè)計技術(shù)集成電路（IC）封裝技術(shù)

新的封裝設(shè)計在于減小IC的寄生參數(shù)，進而消弱寄生效應(yīng)。PCB設(shè)計技術(shù)EMC預(yù)測技術(shù)與EDA技術(shù)時鐘展頻技術(shù)過孔設(shè)計技術(shù)ESD防護技術(shù)

消弱高速電路中的噪聲效應(yīng)。<4>PCB電磁兼容性設(shè)計的一般原則PCB板層布局原則確定合適的PCB尺寸。對高速高性能系統(tǒng)在目標允許的情況下采用疊層設(shè)計。

關(guān)鍵電源平面與其對應(yīng)的地平面相鄰。

參考面的選擇應(yīng)優(yōu)選地平面。

相鄰層的關(guān)鍵信號不跨分割區(qū)。

元件面下面有相對完整的地平面。

合理布局各種信號線。

高頻、高速、時鐘等關(guān)鍵信號有一相鄰地平面。

在高速電路設(shè)計中，避免電源平面層向自由空間輻射能量。<5>地線、電源線和信號線布置原則1.地線的布置在電路設(shè)計中，地有多種含義，比如“數(shù)字地”、“模擬地”、“信號地”、“噪聲地”、“電源地”等。處理接地問題應(yīng)注意以下問題：在小信號與大電流電路做在一起的電路中，必須將地(GND)明顯地區(qū)分開來。正確選擇單點接地與多點接地。數(shù)字地與模擬地分開。接地線應(yīng)盡量加粗。接地線構(gòu)成閉環(huán)路。<6>線路板上的地線示意圖噪聲部分模擬部分數(shù)字部分<7>2.電源線的布置供電環(huán)路面積應(yīng)減小到最低程度，不同電源的供電環(huán)路不要相互重疊。印制電路板上的供電線路應(yīng)加上濾波器和去耦電容。不相容的信號線應(yīng)相互隔離。盡量減小信號環(huán)路的面積?？紤]阻抗匹配問題。輸入、輸出線在連接器端口處應(yīng)加高頻去耦電容。盡量縮短模塊間印制電路板的外接電纜。3.信號線的布置<8>布線設(shè)計原則PCB走線中應(yīng)遵循3W法則。所有走線的分割距離滿足：走線邊沿間的距離應(yīng)大于或等于2倍的走線寬度，即中心線之間的距離為走線寬度（W）的3倍。<9>在涉及PCB的設(shè)計中，