邏輯電路的分析和設(shè)計

關(guān)于邏輯電路的分析和設(shè)計組合邏輯電路需要討論的兩個基本問題是“分析”(analysis)與“設(shè)計”(design)。所謂分析是已知邏輯電路，要求描述其工作特征或邏輯功能；所謂設(shè)計與“分析”相反，是對于確定的邏輯要求，要求用電路來實(shí)現(xiàn)它們。“設(shè)計”又稱為“綜合”(synthesis)。組合邏輯電路的定義（definition）如果一個邏輯電路在任何時刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時刻各輸入值的組合，而與過去的輸入值無關(guān),則稱該電路為“組合邏輯電路”。組合邏輯電路的上述特點(diǎn)是相對于“時序邏輯電路”而言的。第2頁,共84頁，星期六，2024年，5月簡單的邏輯門電路實(shí)現(xiàn)“與”、“或”、“非”三種基本運(yùn)算的門電路稱為簡單門電路。FAB&(a)FAB1(b)FA1(c)邏輯門(LogicGates)電路的邏輯符號(symbol)第3頁,共84頁，星期六，2024年，5月一、“與”門(and)有兩個或兩個以上的輸入端、一個輸出端。上圖(a)的邏輯表達(dá)式為

F=A·BFAB&

二、“或”門(or)有兩個或兩個以上的輸入端，一個輸出端。上圖(b)的邏輯表達(dá)式為

F=A+BFAB1

三、“非”門(not)

只有一個輸入端,一個輸出端。如右圖的邏輯表達(dá)式為AF1第4頁,共84頁，星期六，2024年，5月復(fù)合(Combinational)邏輯門電路復(fù)合門在邏輯功能上是簡單邏輯門的組合，實(shí)際性能上有所提高。常用的復(fù)合門有“與非門”，“或非門”、“與或非門”和“異或門”等。FAB1(b)FAB&(a)FA1&BCD(c)FA=1(d)B邏輯門電路的邏輯符號第5頁,共84頁，星期六，2024年，5月二、“或非門”(NOR)“或非門”也是一種通用邏輯門。FAB1(b)一、“與非門”(NAND)使用“與非門”可以實(shí)現(xiàn)“與”、“或”、“非”3種基本運(yùn)算，并可構(gòu)成任何邏輯電路，故稱為通用邏輯門。(a)&FAB第6頁,共84頁，星期六，2024年，5月FA=1(d)BFA=1(e)B“同或門”(ExclusiveNor)(XNOR)運(yùn)算用符號表示，邏輯表達(dá)式為：

“異或”運(yùn)算是一種特殊的邏輯運(yùn)算,用符號表示，邏輯表達(dá)式為：四、“異或門”(ExclusiveOr)(XOR)三、“與或非門”(And-Or-Invert)(AOI)"與或非"門也是一種通用門。FA1&BCD(c)第7頁,共84頁，星期六，2024年，5月邏輯門電路有不同的表示符號，這些僅僅是習(xí)慣性差異!小提示AND與OR或NOT非

&

≥1

1O第8頁,共84頁，星期六，2024年，5月邏輯門電路有不同的表示符號，這些僅僅是習(xí)慣性差異!小提示NAND(NotAnd)與非NOR(NotOr)或非AND-OR-Invert(AOI)與或非沒有專門形式，但是可以構(gòu)造

&

≥1&≥1第9頁,共84頁，星期六，2024年，5月邏輯門電路有不同的表示符號，這些僅僅是習(xí)慣性差異!小提示XOR(ExclusiveOr)異或XNOR(ExclusiveNor)同或相同之處：取非都是加1個圈。自己畫圖時可以任選一套符號，但是要求能夠認(rèn)識所有符號。屬于不同套的符號最好不要混用。

=1

=1第10頁,共84頁，星期六，2024年，5月邏輯函數(shù)的電路實(shí)現(xiàn)函數(shù)的表現(xiàn)形式和實(shí)際的邏輯電路之間有著對應(yīng)關(guān)系。而實(shí)際邏輯電路大量使用“與非門”、“或非門”、“與或非門”等。所以，必須對一般的函數(shù)表達(dá)式作適當(dāng)?shù)男问睫D(zhuǎn)換。第11頁,共84頁，星期六，2024年，5月用“與非門”實(shí)現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡“與-或”表達(dá)式。第二步將其變換成“與非-與非”表達(dá)式。第三步畫出函數(shù)表達(dá)式對應(yīng)的邏輯電路圖。邏輯函數(shù)的電路實(shí)現(xiàn)!小提示所謂“與或式”也就是先“與”后“或”，也就是積之和，也就是SOP。與或式=積之和=SOP=SumOfProducts第12頁,共84頁，星期六，2024年，5月邏輯函數(shù)的電路實(shí)現(xiàn)？想一想思考：怎樣將“與-或式”變?yōu)椤芭c非-與非”式？做法是：加上兩層非，即取非兩次第13頁,共84頁，星期六，2024年，5月例：用“與非門”實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C,D)=ABC+ABC+BCD+BC解：第一步:0001111000011110ABCD1111111F=AB+BC+BD第二步：F=AB·BC·BD第14頁,共84頁，星期六，2024年，5月第三步：

該電路是一個兩級(TwoLevels)“與非”電路。

如不限制級數(shù)，該電路可進(jìn)一步簡化。F=AB+BC+BD=B(A+C+D)=B·ACD=B·ACDAFBC&&&BCD&F1&A&DCB第15頁,共84頁，星期六，2024年，5月用“或非門”實(shí)現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡“或-與”表達(dá)式。第二步將其變換成“或非-或非”表達(dá)式。第三步畫出函數(shù)表達(dá)式對應(yīng)的邏輯電路圖。邏輯函數(shù)的電路實(shí)現(xiàn)!小提示所謂“或與式”也就是先“或”后“與”，也就是和之積，也就是POS?；蚺c式=和之積=POS=ProductOfSums第16頁,共84頁，星期六，2024年，5月邏輯函數(shù)的電路實(shí)現(xiàn)？想一想思考：怎樣將“或-與式”變?yōu)椤盎蚍?或非”式？做法是：加上兩層非，即取非兩次第17頁,共84頁，星期六，2024年，5月例：用“或非門”實(shí)現(xiàn)邏輯電路。F(A,B,C,D)=CD+ACD+ABD+ACD解：第一步:F=(A+C)(A+D)0001111000011110ABCD0000000011111111第18頁,共84頁，星期六，2024年，5月第二步：F=(A+C)(A+D)=(A+C)+(A+D)第三步：F1AC1AD1第19頁,共84頁，星期六，2024年，5月用“與或非門”實(shí)現(xiàn)邏輯函數(shù)第一步求出其反函數(shù)的最簡“與-或”表達(dá)式。第二步將上式兩邊取反，變成“與-或-非”表達(dá)式。第三步畫出函數(shù)表達(dá)式對應(yīng)的邏輯電路圖。邏輯函數(shù)的電路實(shí)現(xiàn)!小提示求反函數(shù)的“與或式”可以先在卡諾圖中變換0、1得到反函數(shù)的卡諾圖，然后再化簡。第20頁,共84頁，星期六，2024年，5月例：用“與或非門”實(shí)現(xiàn)邏輯電路。F(A,B,C,D)=m(1,3,4,5,6,7,12,14)解：第一步:F(A,B,C,D)=AD+BD0001111000011110ABCD0000000011111111F的卡諾圖0001111000011110ABCD1111111100000000F非的卡諾圖第21頁,共84頁，星期六，2024年，5月第二步：F(A,B,C,D)=AD+BDFA1&BDD第三步：第22頁,共84頁，星期六，2024年，5月用“異或門”實(shí)現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡形式。第二步將其變換成“異或”表達(dá)式。第三步畫出函數(shù)表達(dá)式對應(yīng)的邏輯電路圖。例：用“異或門”實(shí)現(xiàn)邏輯電路：F(A,B,C,D)=m(1,2,4,7,8,11,13,14)解：第一步:0001111000011110ABCD0000000011111111

由卡諾圖可知該邏輯函數(shù)已不能化簡。邏輯函數(shù)的電路實(shí)現(xiàn)第23頁,共84頁，星期六，2024年，5月第二步：F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD=AB(CD+CD)+AB(CD+CD)+AB(CD+CD)+AB(CD+CD)=(CD+CD)(AB+AB)+(CD+CD)(AB+AB)=(A

B)(C

D)+(A

B)(C

D)=(A

B)(C

D)+(A

B)(C

D)=(A

B)

(C

D)=A

B

C

D第三步：FA=1B=1=1CD第24頁,共84頁，星期六，2024年，5月0001111000011110ABCD0000000011111111!小提示可以用“異或門”實(shí)現(xiàn)的電路，其卡諾圖在形式上具有0-1相間的形式，如右所示。第25頁,共84頁，星期六，2024年，5月*總結(jié)要得到“與非-與非式”，對“與或式”取非非；要得到“或非-或非式”，對“或與式”取非非；要得到“與或非式”，對反函數(shù)的“與或式”取非；異或式的卡諾圖具有0-1相間的形式。第26頁,共84頁，星期六，2024年，5月分析的任務(wù)：根據(jù)給定的組合電路，寫出邏輯函數(shù)表達(dá)式，并以此來描述它的邏輯功能，確定輸入與輸出的關(guān)系，必要時對其設(shè)計的合理性進(jìn)行評定。分析的一般步驟：第一步：寫出給定組合電路的邏輯函數(shù)表達(dá)式；第二步：化簡邏輯函數(shù)表達(dá)式；第三步：根據(jù)化簡的結(jié)果列出真值表；第四步：功能評述。組合邏輯電路的分析第27頁,共84頁，星期六，2024年，5月解：化簡：1ACBACFP1P2P3P4B&&&&例1：分析下圖給定的組合電路。&1ACB1F第28頁,共84頁，星期六，2024年，5月列出真值表功能評述由真值可知,當(dāng)A、B、C取相同值時,F為1,否則F為0。所以該電路是一個“一致性判定電路”。ABC F000 1001 0010 0011 0100 0101 0110 0111 1第29頁,共84頁，星期六，2024年，5月例2：分析下圖給定的組合電路。=1ACBACFP2P3P4B&&&P1P5P6BC111解：一：寫出邏輯表達(dá)式P1=A+BP2=A+CP3=B

CP4=B+CP5=P1P2=(A+B)(A+C)P6=P3P4=(B

C)(B+C)F=P5P6=(A+B)(A+C)(B

C)(B+C)第30頁,共84頁，星期六，2024年，5月二：化簡F=(A+B)(A+C)(B

C)(B+C)=(A+B)(A+C)(BC+BC)(B+C)=(AB+A+C)(BC+BC)(B+C)=(B+A+C)(BC+BC)(B+C)=(BC+BC)(B+C)=BC+BC=B

CABC F000 0001 1010 1011 0100 0101 1110 1111 0三：列出邏輯函數(shù)的真值表四：邏輯問題評述等效邏輯電路略。第31頁,共84頁，星期六，2024年，5月設(shè)計任務(wù)：根據(jù)給定要求的文字描述或邏輯函數(shù)，在特定條件下，找出用最少的邏輯門來實(shí)現(xiàn)給定邏輯功能的方案，并畫出邏輯電路圖。設(shè)計的一般步驟：第一步：根據(jù)邏輯要求建立真值表；第二步：根據(jù)真值表寫出邏輯函數(shù)的"最小項(xiàng)之和"表達(dá)式；第三步：化簡并轉(zhuǎn)換為適當(dāng)?shù)男问?；第四步：根?jù)表達(dá)式畫出邏輯電路圖；組合邏輯電路的設(shè)計第32頁,共84頁，星期六，2024年，5月例1：假設(shè)有兩整數(shù)，每個都由兩位二進(jìn)制數(shù)組成用X=x1x2,Y=y1y2表示，要求用“與非門”設(shè)計一個判別X>Y的邏輯電路。解：第一步建立真值表x1y1x2y2F0dd00101110111第二步寫出邏輯表達(dá)式，這是一種值得推薦的表示法。F(x1,y1,x2,y2)=X1y1+x1y1x2y2+x1y1x2y2單輸出組合電路設(shè)計上式成立是因?yàn)樗凶钚№?xiàng)之和為1第33頁,共84頁，星期六，2024年，5月例1：假設(shè)有兩整數(shù)，每個都由兩位二進(jìn)制數(shù)組成用X=x1x2,Y=y1y2表示，要求用“與非門”設(shè)計一個判別X>Y的邏輯電路。解：x1y1x2y2F0dd00101110111第三步根據(jù)卡諾圖化簡x1y10001111000011110x2y20001000110010110F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2單輸出組合電路設(shè)計第34頁,共84頁，星期六，2024年，5月第四步畫出邏輯電路圖F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2F(x1,y1,x2,y2)=x1y1·y1x2y2·x1x2y2x1Fx1&&&x2y1&???y2第35頁,共84頁，星期六，2024年，5月例2：用與非門設(shè)計一個三變量“多數(shù)表決電路”。解：第一步：建立真值表；

輸入即表達(dá)者,共有3個,分別用A、B、C表示,并設(shè)“同意”為1，“反對”為0。

輸出即決議是否通過,用F表示,并設(shè)“通過”為1,“否決”為0。ABC F000 0001 0010 0011 1100 0101 1110 1111 1第36頁,共84頁，星期六，2024年，5月第二步：寫出"最小項(xiàng)之和"表達(dá)式；第三步：化簡并轉(zhuǎn)換成適當(dāng)形式；第四步：畫出邏輯圖。10001111001ABC111&ACBF&&&F(A,B,C)=

m(3,5,6,7)F(A,B,C)=AB+AC+BC=AB+AC+BC=ABACBC第37頁,共84頁，星期六，2024年，5月例3：用與非門設(shè)計一位數(shù)制范圍指示器，十進(jìn)制數(shù)用8421BCD碼表示，當(dāng)輸入大于4時，電路輸出為1，否則為0。解：第一步建立真值表0000000100100011010001010110011110001001101010111100110111101111ABCDF0000011111dddddd8421BCD碼只利用了十種組合，還冗余六種組合。第38頁,共84頁，星期六，2024年，5月0001111000011110ABCDdd11001dd10001dd第二步寫出邏輯表達(dá)式第三步化簡F(A,B,C,D)=m(5,6,7,8,9)+d(10,11,12,13,14,15)F(A,B,C,D)=A+BD+BC第39頁,共84頁，星期六，2024年，5月第四步畫出邏輯電路圖AFB1&&C&?DF(A,B,C,D)=A+BD+BC=A·BD·BC第40頁,共84頁，星期六，2024年，5月例4：設(shè)計一個四位二進(jìn)制碼的奇偶發(fā)生器。采用偶校驗(yàn)原則。解：第一步建立真值表0000000100100011010001010110011110001001101010111100110111101111B8B4B2B1P0110100110010110

奇偶位發(fā)生器四位二進(jìn)制碼用B8、B4、B2、B1表示，輸出的奇偶位用P表示，真值表如右。第41頁,共84頁，星期六，2024年，5月0001111000011110B8B4B2B10000000011111111第二步寫出邏輯表達(dá)式第三步化簡P(B8,B4,B2,B1)=m(1,2,4,7,8,11,13,14)P(B8,B4,B2,B1)=B8

B4

B2

B1第42頁,共84頁，星期六，2024年，5月第四步畫出邏輯電路圖PB8=1B4=1=1B2B1第43頁,共84頁，星期六，2024年，5月課堂練習(xí)設(shè)計一個血型配對指示器。輸血時供血者和受血者的血型相配情況如下：(1)同一血型之間可以相互輸血；(2)AB型受血者可以接受任何血型的輸入；(3)O型輸血者可以給任何血型的受血者輸血。要求當(dāng)受血者血型與供血者血型符合要求的時候，綠指示燈亮，否則紅指示燈亮。第44頁,共84頁，星期六，2024年，5月多輸出組合電路設(shè)計特點(diǎn)是：（1）在實(shí)際使用中更加常見（2）類似于“多目標(biāo)優(yōu)化”，每一個個體的局部最優(yōu)，不一定導(dǎo)致整體最優(yōu)。（3）常見的辦法是“尋找公共項(xiàng)”，“利用公共項(xiàng)”第45頁,共84頁，星期六，2024年，5月例1：設(shè)計一個一位半加器解：第一步：建立真值表

要完成一位“被加數(shù)”與“加數(shù)”兩者相加，要產(chǎn)生“本位和”及向高位的“進(jìn)位”，因此該電路有2個輸入，2個輸出。

設(shè)“被加數(shù)”，“加數(shù)”分別為A和B；“本位和”與向高位的“進(jìn)位”分別為SH和CH。多輸出組合電路設(shè)計第46頁,共84頁，星期六，2024年，5月A

B

SHCH

00 0 001 1 010 1 011 0 1第二步：寫出"最小項(xiàng)之"表達(dá)式；SH=AB+ABCH=AB第47頁,共84頁，星期六，2024年，5月第三步：化簡:00010101ABCH01100101ABSH由卡諾圖可知，已最簡。第四步：畫出電路圖假設(shè)只提供原變量，而不提供反變量，用與非門實(shí)現(xiàn)該電路?！盁o反變量輸入”是一個高級話題，感興趣的同學(xué)課后自己研究。第48頁,共84頁，星期六，2024年，5月1)SH=AB+AB=AB2)SH=AB+ABCH=ABCH=AB1BSHA&&CH&???&?BSHA=11CH?&?ABSCCOΣ=AB+BB+AB+AA=A(A+B)+B(A+B)=A·AB·B·AB邏輯符號:第49頁,共84頁，星期六，2024年，5月例2：設(shè)計一個一位全加器

要完成一位“被加數(shù)”與“加數(shù)”及低位送來的“進(jìn)位”三者相加，產(chǎn)生“本位和”及向高位的“進(jìn)位”，因此該電路有3個輸入，2個輸出。

設(shè)“被加數(shù)”，“加數(shù)”和低位來的“進(jìn)位”分別為Ai,Bi,Ci-1,“本位和”與向高位的“進(jìn)位”分別為Si,Ci.第50頁,共84頁，星期六，2024年，5月AiBiCi-1

Si Ci

000 0 0001 1 0010 1 0011 0 1100 1 0101 0 1110 0 1111 1 1第51頁,共84頁，星期六，2024年，5月第二步：寫出"最小項(xiàng)之"表達(dá)式；Si=

m(1,2,4,7)Ci=

m(3,5,6,7)第三步：化簡并轉(zhuǎn)換成適當(dāng)形式；10001111001AiBiCi-1111SiAiBi10001111001111CiCi-1第52頁,共84頁，星期六，2024年，5月如果用“與非”門來實(shí)現(xiàn)，則需要9個“與非”門，3個“非”門，數(shù)量較多。若采用其它門電路，可將輸出函數(shù)表達(dá)式作適當(dāng)轉(zhuǎn)換。第53頁,共84頁，星期六，2024年，5月第四步：畫出電路圖SiCi&&&=1=1AiCi-1Bi第54頁,共84頁，星期六，2024年，5月用半加器實(shí)現(xiàn):第55頁,共84頁，星期六，2024年，5月Ci-1AiBiSiCiCOΣCi-1SiCiCOΣAiBiCOΣ1用半加器實(shí)現(xiàn)的電路圖:邏輯符號:第56頁,共84頁，星期六，2024年，5月例3：用“與非”門設(shè)計一個將8421BCD碼轉(zhuǎn)換成余三碼的代碼轉(zhuǎn)換電路。解：第一步：建立真值表0000000100100011010001010110011110001001101010111100110111101111B8B4B2B1WXYZ0000011111dddddd1010101010dddddd1001100110dddddd0111100001dddddd第57頁,共84頁，星期六，2024年，5月第二步：寫出函數(shù)表達(dá)式；W(A,B,C,D)=Σm(5,6,7,8,9)+Σd(10,11,12,13,14,15)X(A,B,C,D)=Σm(1,2,3,4,9)+Σd(10,11,12,13,14,15)Y(A,B,C,D)=Σm(0,3,4,7,8)+Σd(10,11,12,13,14,15)Z(A,B,C,D)=Σm(0,2,4,6,8)+Σd(10,11,12,13,14,15)第三步：化簡并轉(zhuǎn)換成適當(dāng)形式；W=A+BC+BDX=BC+BD+BCDY=CD+CDZ=D0001111000011110ABCDddWWXXYYZWZddWYXXZXYZWYZddCDCD第58頁,共84頁，星期六，2024年，5月用與非門實(shí)現(xiàn)要轉(zhuǎn)換成與非-與非表達(dá)式：W=A+BC+BD=A·BC·BDX=BC+BD+BCD=BC·BD·BCDY=CD+CD=CD·CDZ=D第四步：畫出電路圖&CX&&&BDW&&&&ZY&&DCBA第59頁,共84頁，星期六，2024年，5月多組輸出邏輯電路設(shè)計的另類問題設(shè)計多輸出函數(shù)的組合邏輯電路時，如果只是孤立地求出各輸出函數(shù)的最簡表達(dá)式，然后畫出相應(yīng)邏輯電路圖并將其拼在一起，通常不能保證邏輯電路整體最簡。因?yàn)楦鬏敵龊瘮?shù)之間往往存在相互聯(lián)系，具有某些共同的部分，因此，應(yīng)該將它們當(dāng)作一個整體考慮，而不應(yīng)該將其截然分開。這類電路達(dá)到最簡的關(guān)鍵是在函數(shù)化簡時找出各輸出函數(shù)的公用項(xiàng)，使之在邏輯電路中實(shí)現(xiàn)對邏輯門的共享，從而達(dá)到電路整體結(jié)構(gòu)最簡。第60頁,共84頁，星期六，2024年，5月舉例F1(A,B,C,D)=Σm(0,2,4,7,8,10,13,15)F2(A,B,C,D)=Σm(0,1,2,5,6,7,8,10)F3(A,B,C,D)=Σm(2,3,4,7)11111111111111111111第61頁,共84頁，星期六，2024年，5月對比(輸入數(shù)目)1111111111111111111111111111111111111111可看出,當(dāng)犧牲單個的最優(yōu)化設(shè)計時,可以得到整體的更優(yōu)效果拾伍玖拾叁拾柒玖陸第62頁,共84頁，星期六，2024年，5月多組輸出邏輯電路設(shè)計的另類問題對于多組輸出的組合邏輯電路，作整體考慮時，未必就能準(zhǔn)確地找到全局的最優(yōu)解，對此，還沒有非常行之有效的方法。這是一個數(shù)學(xué)問題。但是，盡管如此，并不意味著我們在電路設(shè)計的時候可以放棄尋求整體優(yōu)化的努力。第63頁,共84頁，星期六，2024年，5月一般來說，時延對數(shù)字系統(tǒng)是有害的，它會降低系統(tǒng)的工作的速度，還會產(chǎn)生競爭冒險現(xiàn)象。換句話說，在此之前我們討論的邏輯電路的分析和設(shè)計都是在“理想狀態(tài)”下進(jìn)行的。實(shí)際上，電信號從任意一點(diǎn)經(jīng)過任意路徑到達(dá)另一點(diǎn)都需要一定時間，我們稱之為時間延遲或簡稱時延，時延的大小一般在納秒級。組合電路的冒險(hazard)一般來說，冒險可以分為邏輯冒險(LogicHazard)和功能冒險(FunctionHazard)。第64頁,共84頁，星期六，2024年，5月例如：“與非”門的時延ABt1t1+tpdt2t2+tpdF邏輯電路的傳輸時延（延遲）(propagationdelay)第65頁,共84頁，星期六，2024年，5月邏輯冒險(logichazard)1，“傳輸延遲”本身就會導(dǎo)致邏輯冒險由邏輯門電路的傳輸延遲導(dǎo)致的冒險稱為邏輯冒險。BY1Y2F1B第66頁,共84頁，星期六，2024年，5月1&BCAF&&dgeG1G2G3G4AFdegtpd21多個信號經(jīng)不同路徑到達(dá)某一點(diǎn)有時間差，稱為競爭。由競爭引起的邏輯冒險2，競爭更是導(dǎo)致邏輯冒險的主要成因第67頁,共84頁，星期六，2024年，5月電路在時間“1”和“2”出現(xiàn)了競爭，并且輸出F在時間“2”出現(xiàn)了短時的錯誤，即產(chǎn)生了(邏輯)冒險，通常把不產(chǎn)生冒險的競爭稱為非臨界競爭，而把產(chǎn)生冒險的競爭稱為臨界競爭。在上述例子中，A從0變?yōu)?時，可以稱為非臨界競爭。!小提示第68頁,共84頁，星期六，2024年，5月邏輯冒險的分類按輸入變化前后輸出是否相等而分為靜態(tài)和動態(tài),按錯誤輸出的極性分為“0型”和“1型”。因此有“靜態(tài)0型”,“靜態(tài)1型”,“動態(tài)0型”,“動態(tài)1型”。“輸出處于變動”時的冒險為動態(tài)冒險（動態(tài)冒險的反復(fù)可能不止一次）；反之為“靜態(tài)冒險”。形成下降脈沖稱為“0型”，反之“1型”。第69頁,共84頁，星期六，2024年，5月靜態(tài)0型動態(tài)0型靜態(tài)1型動態(tài)1型輸入變化前的輸出輸入變化后的輸出第70頁,共84頁，星期六，2024年，5月檢查是否存在某個變量X，它同時以原變量