第七章 存儲器和PLD

單穩(wěn)態(tài)觸發(fā)器具有一個穩(wěn)態(tài)。在外部觸發(fā)信號的作用下,其進(jìn)入暫穩(wěn)態(tài),當(dāng)外部觸發(fā)條件消失后(通常很快消失),暫穩(wěn)態(tài)持續(xù)一段時間后,自行回到穩(wěn)態(tài).單穩(wěn)態(tài)觸發(fā)器可以由門電路構(gòu)成，也可以由555定時器構(gòu)成。暫穩(wěn)態(tài)的持續(xù)時間即脈沖寬度也由電路的阻容元件決定。單穩(wěn)態(tài)觸發(fā)器主要用于定時,它不能自動地產(chǎn)生矩形脈沖，但卻可把其它形狀的信號變換成為矩形波，用途很廣。本章小結(jié)：

多諧振蕩器是一種自激振蕩電路，不需要外加輸入信號，就可以自動地產(chǎn)生出矩形脈沖。多諧振蕩器可以由門電路構(gòu)成，也可以由施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器或者555定時器構(gòu)成。多諧振蕩器沒有穩(wěn)態(tài)，所以又稱為無穩(wěn)電路。在多諧振蕩器中，由一個暫穩(wěn)態(tài)過渡到另一個暫穩(wěn)態(tài)，其“觸發(fā)”信號是由電路內(nèi)部電容充（放）電提供的，因此無需外加觸發(fā)脈沖。多諧振蕩器的振蕩周期與電路的阻容元件有關(guān)。

555定時器是一種應(yīng)用廣泛、使用靈活的集成器件，多用于脈沖產(chǎn)生、整形及定時等。本章小結(jié)：本章小結(jié)：

施密特觸發(fā)器是一種能夠把輸入波形整形成為適合于數(shù)字電路需要的矩形脈沖的電路。而且由于具有滯回特性，所以抗干擾能力也很強(qiáng)。施密特觸發(fā)器可以由分立元件構(gòu)成，也可以由門電路及555定時器構(gòu)成。施密特觸發(fā)器在脈沖的產(chǎn)生和整形電路中應(yīng)用很廣。單穩(wěn)態(tài)觸發(fā)器多諧振蕩器施密特觸發(fā)器555定時器的應(yīng)用練習(xí)一：圖為一心律失常報警電路，vI是經(jīng)過放大后的心電信號，其幅值vIm=4V。（1）對應(yīng)vI分別畫出圖中vo1、vo2、vo三點的電壓波形；

（2）說明電路的組成及工作原理。練習(xí)二、一過壓監(jiān)視電路如圖所示，試說明當(dāng)監(jiān)視電壓vx超過一定值時，發(fā)光二極管D將發(fā)出閃爍的信號。

提示：當(dāng)晶體管T飽和時，555的管腳1端可認(rèn)為處于地電位。

練習(xí)三：間歇振蕩器聲響電路振蕩器Ⅰ的輸出電壓uo1，接到振蕩器Ⅱ中555定時器的復(fù)位端（4腳），當(dāng)uo1為高電平時振蕩器Ⅱ振蕩，為低電平時555定時器復(fù)位，振蕩器Ⅱ停止震蕩。練習(xí)四：報警器7.2隨機(jī)存取存儲器（RAM）7.1只讀存儲器（ROM）7.3可編程邏輯器件（PLD）7存儲器和可編程邏輯器件教學(xué)基本要求：掌握半導(dǎo)體存儲器字、位、存儲容量、地址、等基本概念。理解RAM、ROM的工作原理了解RAM、ROM的典型應(yīng)用。理解PLD的結(jié)構(gòu)及工作原理。(2)ROM--ReadOnlyMemory(1)

RAM--RandomAccessMemory半導(dǎo)體存儲器可分為兩大類：存儲器RAM(Random-AccessMemory)ROM(Read-OnlyMemory)固定ROM可編程ROMPROMEPROME2PROMSRAM(StaticRAM)：靜態(tài)RAMDRAM(DynamicRAM)：動態(tài)RAMFLASH

存儲器是用來存儲二值信息的大規(guī)模集成電路，是數(shù)字系統(tǒng)重要部件。存儲容量：存儲二值信息的總量。存儲容量=字?jǐn)?shù)*位數(shù)=2n*m(n為存儲器地址線個數(shù)

,m為字長即數(shù)據(jù)線的個數(shù))。地址線：7數(shù)據(jù)線：8128(字)*8(位)=27*8例：1K=210=1024；1M=220=1024K;1G=230=1024M字?jǐn)?shù)：字的總量。字長（位數(shù)）：表示一個信息的多位二進(jìn)制碼稱為一個字，字的位數(shù)稱為字長。地址：每個字的編號。字?jǐn)?shù)=2n（n為存儲器外部地址線的線數(shù)）基本概念：1024(1K)字*8(位)=210*8地址線：10數(shù)據(jù)線：8

RAM是隨機(jī)存取存儲器，在任意時刻，對任意單元可進(jìn)行存/?。矗簩懭?讀出）操作。RAM特點:靈活－程序、數(shù)據(jù)可隨時更改；易失－斷電或電源電壓波動,會使內(nèi)容丟失。

ROM是只讀存儲器，在正常工作狀態(tài)只能讀出信息，不能隨時寫入。ROM特點：非易失性－信息一旦寫入，即使斷電信息也不會丟失。常用于存放固定信息（如程序、常數(shù)等）。編程較麻煩－需用專用編程器。7.1只讀存儲器

只讀存儲器，工作時內(nèi)容只能讀出，不能隨時寫入，所以稱為只讀存儲器。(Read-OnlyMemory)ROM的分類按寫入情況劃分

固定ROM可編程ROMPROMEPROME2PROM按存貯單元中器件劃分

二極管ROM三極管ROMMOS管ROM一、ROM的定義與基本結(jié)構(gòu)FlashMemory存儲矩陣

地址譯碼器地址輸入數(shù)據(jù)輸出控制信號輸入輸出控制電路地址譯碼器存儲矩陣輸出控制電路

ROM主要由地址譯碼器、存儲單元矩陣和輸出緩沖器三部分組成。1、二極管ROM結(jié)構(gòu)示意圖存儲矩陣位線字線輸出控制電路存儲容量=44地址譯碼器二、固定ROM字線與位線的交點都是一個存儲單元。交點處有二極管相當(dāng)存1，無二極管相當(dāng)存0當(dāng)OE=1時輸出為高阻狀態(tài)000101111101111010001101地址A1A0D3D2D1D0內(nèi)容當(dāng)OE=0時字線存儲矩陣位線字線與位線的交點都是一個存儲單元。交點處有MOS管相當(dāng)存0，無MOS管相當(dāng)存1。該存儲器的容量=?2、MOS管ROM結(jié)構(gòu)示意圖二維譯碼3、三極管ROM和MOS管ROM

可編程序的ROM，在出廠時全部存儲“1”，用戶根據(jù)需要將某些單元改寫為“0”,但是，只能改寫一次，稱為PROM。字線位線熔斷絲

若將熔絲燒斷，該單元則變成“0”。顯然，一旦燒斷后不能再恢復(fù)。三、可編程ROM1、可編程PROM存儲或矩陣字線位線二極管PROM—以4×4為例存儲單元1011111000111100譯碼與矩陣輸出緩沖器任何時刻只有一根字線為高電平。SIMOS管利用浮柵是否累積有負(fù)電荷來存儲二值數(shù)據(jù)。存儲單元采用N溝道疊柵管(SIMOS)。其結(jié)構(gòu)如下：寫入數(shù)據(jù)前，浮柵不帶電荷，要想使其帶負(fù)電荷，需在漏、柵級上加足夠高的電壓25V即可。若想擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。當(dāng)浮柵上沒有電荷時，給控制柵加上控制電壓，MOS管導(dǎo)通.2、可擦除可編程ROM（EPROM）可編程EPROM（256X1位）256個存儲單元排成1616的矩陣行譯碼器從16行中選出要讀的一行列譯碼器再從選中的一行存儲單元中選出要讀的一列的一個存儲單元。如選中的存儲單元的MOS管的浮柵注入了電荷，該管截止，讀得1；相反讀得0與EPROM的區(qū)別是：浮柵延長區(qū)與漏區(qū)N+之間的交疊處有一個厚度約為80A(埃)的薄絕緣層?？捎秒姴脸畔?，寫入就是擦除過程,以字為單位，速度高，可重復(fù)擦寫1萬次。3、電可擦E2ROM（隧道MOS）與EPROM的區(qū)別是:1.閃速存儲器存儲單元MOS管的源極N+區(qū)大于漏極N+區(qū)，而SIMOS管的源極N+區(qū)和漏極N+區(qū)是對稱的；

2.浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。4、快閃存儲器FlashMemory可用電擦除信息，擦除過后才能寫入,擦除以塊為單位。2716、2816：2kX8四、集成ROM芯片介紹集成電路OTP-EPROM——AT27C010128K*8位ROM

OneTimeProgrammableEPROM舉例——2764五.ROM容量的擴(kuò)展（1）字長的擴(kuò)展（位擴(kuò)展）現(xiàn)有型號的EPROM，輸出多為8位。下圖是將兩片2764擴(kuò)展成8k×16位EPROM的連線圖。例：用8片2764擴(kuò)展成64k×8位的EPROM：（2）字?jǐn)?shù)擴(kuò)展（地址碼擴(kuò)展）（1）用于存儲固定的數(shù)據(jù)、表格（2）查表或碼制變換五、

ROM的簡單應(yīng)用（3）用戶程序的存貯（4）構(gòu)成組合邏輯電路

把變量值作為地址碼，對應(yīng)的函數(shù)值作為存放在該地址內(nèi)的數(shù)據(jù)，這稱為“造表”。使用時，根據(jù)輸入的地址，就可在輸出端得到所需的函數(shù)值，這稱為“查表”。例：查某個角度的三角函數(shù)

碼制變換－－把欲變換的編碼作為地址，把最終的目的編碼作為相應(yīng)存儲單元中的內(nèi)容即可。0000000100101001…例1用ROM實現(xiàn)十進(jìn)制譯碼顯示電路。例2用ROM實現(xiàn)邏輯函數(shù)。2/4線譯碼器A1A000011011D0D1D2D3【解】

（1）寫出各函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：按A、B、C、D順序排列變量，將Y1、Y2、Y4擴(kuò)展成為四變量邏輯函數(shù)?！纠?】試用ROM實現(xiàn)下列函數(shù)：（2）選用16×4位ROM，畫存儲矩陣連線圖：例3ROM在波形發(fā)生器中的應(yīng)用A1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963ROMD/A計數(shù)器CP計數(shù)脈沖送示波器34ot

o0CI3I2I1I0二進(jìn)制碼O3O2O1O0格雷碼CI3I2I1I0格雷碼O3O2O1O0二進(jìn)制碼000000000100000000000010001100010001000100011100100011000110010100110010001000110101000111001010111101010110001100101101100100001110100101110101010001100110001111010011101110011110010101111110101100010111110110111101011001010111001000011011011111011001011101001111101011011111000111111010例4用ROM實現(xiàn)二進(jìn)制碼與格雷碼相互轉(zhuǎn)換的電路六、ROM的讀操作與時序圖（自學(xué)）（2）加入有效的片選信號（3）使輸出使能信號有效，經(jīng)過一定延時后，有效數(shù)據(jù)出現(xiàn)在數(shù)據(jù)線上；（4）讓片選信號或輸出使能信號無效，經(jīng)過一定延時后數(shù)據(jù)線呈高阻態(tài)，本次讀出結(jié)束。（1）欲讀取單元的地址加到存儲器的地址輸入端；7.2隨機(jī)存取存儲器（RAM）一、RAM的結(jié)構(gòu)與工作原理存儲矩陣用于存放二進(jìn)制數(shù)，一個單元放一位也可將若干位組成字統(tǒng)一尋址，排列成矩陣形式。讀/寫控制電路完成對選中的存儲單元進(jìn)行讀出或?qū)懭霐?shù)據(jù)的操作。把信息存入存儲器的過程稱為“寫入”操作。反之，從存儲器中取出信息的過程稱為“讀出”操作。地址譯碼器的作用是對外部輸入的地址碼進(jìn)行譯碼，以便唯一地選擇存儲矩陣中一個存儲單元。

例如：容量為256×1的存儲器（1）地址譯碼器8根列地址選擇線32根行地址選擇線32×8=256個存儲單元譯碼方式單譯碼雙譯碼---n位地址,譯碼輸出2n個地址選擇線,可尋址2n

個字---將地址分成兩部分，分別由行譯碼器和列譯碼器共同譯碼其輸出為存儲矩陣的行列選擇線，由它們共同確定欲選擇的地址單元。若給出地址A7-A0=00100001，將選中哪個存儲單元讀/寫？

若容量為256×4的存儲器，有256個字，8根地址線A7-A0，但其數(shù)據(jù)線有4根，每字4位。8根列地址選擇線32根行地址選擇線1024個存儲單元

若給出地址A7-A0=00011111，哪個單元的內(nèi)容可讀/寫？

（2）存儲矩陣靜態(tài)RAM存儲單元（SRAM）--以六管靜態(tài)存儲單元為例基本RS觸發(fā)器控制該單元與位線的通斷控制位線與數(shù)據(jù)線的通斷Xi

=0，T5、T6截止，觸發(fā)器與位線隔離。T1-T6構(gòu)成一個存儲單元。T3、T4為負(fù)載，T1、T2為基本RS觸發(fā)器。來自行地址譯碼器的輸出Xi

=1，T5、T6導(dǎo)通，觸發(fā)器與位線接通。Yj

=1，T7

、T8導(dǎo)通，觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元數(shù)據(jù)可傳送。動態(tài)RAM存儲單元（DRAM）

--以三管和單管動態(tài)存儲單元為例由于漏電流的存在，電容上存儲的數(shù)據(jù)（電荷）不能長久保存，因此必須定期給電容補充電荷，以避免存儲數(shù)據(jù)的丟失，這種操作稱為再生或刷新。存儲數(shù)據(jù)的電容存儲單元寫入數(shù)據(jù)的控制門讀出數(shù)據(jù)的控制門寫入刷新控制電路（3）片選信號與讀/寫控制電路當(dāng)CS=0時，選中該單元.

若R/W=1，三態(tài)門1、2關(guān),3開，數(shù)據(jù)通過門3傳到I/O口，進(jìn)行讀操作；當(dāng)CS=1時，三態(tài)門均為高阻態(tài)，I/O口與RAM內(nèi)部隔離。

當(dāng)Xi和Yi中有一消失，該單元與數(shù)據(jù)線聯(lián)系被切斷，由于互鎖作用，信息將被保存。若R/W=0，門1、2開，門3關(guān)，數(shù)據(jù)將從I/O口通過門1、2，向T7、T8寫入，進(jìn)行寫操作。二、RAM存儲器容量的擴(kuò)展位擴(kuò)展可以利用芯片的并聯(lián)方式實現(xiàn)。即地址線、讀/寫線、片選信號對應(yīng)并聯(lián)，各I/O口作為整個RAM輸入/出數(shù)據(jù)端的一位?！ぁぁE┇A11A0···WED0D1

D2

D3WECEA0A114K×4位I/O0I/O1I/O2I/O3D12D13D14D15CEA0A114K×4位I/O0I/O1I/O2I/O3WE1.字長（位數(shù)）的擴(kuò)展---用4KX4位的芯片組成4K*16位的存儲系統(tǒng)。2.字?jǐn)?shù)的擴(kuò)展—用用8KX8位的芯片組成32K*8位的存儲系統(tǒng)。RAM1D0D7A0A12CE1芯片數(shù)=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1系統(tǒng)地址線數(shù)=15系統(tǒng):A0~A14

A13~A14?2000H2001H2002H┇3FFFH4000H400H4002H┇5FFFH6000H6001H6002H┇7FFFH0000H0001H0002H┇1FFFH芯片:A0~A12

32K×8位存儲器系統(tǒng)的地址分配表各RAM芯片譯碼器有效輸出端擴(kuò)展的地址輸入端A14A138K×8位RAM芯片地址輸入端

A12A11A10A9A8A7A6A5A4A3A2A1A0對應(yīng)的十六進(jìn)制地址碼

Ⅰ

00

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

10000H0001H0002H┇1FFFH

Ⅱ

01

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

12000H2001H2002H┇3FFFH

Ⅲ

10

00000

0

0

0

0

0

0

0

000000

0

0

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100000

0

0

0

0

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0

1

0┇11111

1

1

1

1

1

1

1

14000H400H4002H┇5FFFH

Ⅳ

Y0

Y1

Y2

Y3

11

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

16000H6001H6002H┇7FFFH

字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制存儲器芯片的片選輸入端來實現(xiàn)。3.字?jǐn)?shù)、位數(shù)同時擴(kuò)展用256×4的RAM擴(kuò)展為1K×8位的RAM

Y0Y1Y2Y32/4A9A8A0-A74256×4256×4CSI/OI/OCS84256×4256×4CSI/OI/OCS844…高四位低四位三、集成

RAM芯片6264芯片是靜態(tài)SRAM，28腳雙列直插封裝。動態(tài)DRAM2114從邏輯功能的特點來看，數(shù)字電路可分為通用型和專用型兩種。前面介紹的都屬于通用型。如門電路、計數(shù)器、寄存器等。有很多電路實現(xiàn)復(fù)雜邏輯功能，是為專門設(shè)計的集成電路，稱為專用集成電路，簡稱ASIC。7.3可編程陣列邏輯器件PLDPLD（ProgrammableLogicalDevice)可編程邏輯器件，屬于通用器件，其邏輯功能是由用戶通過編程來設(shè)定的。PLD的集成度很高，足以滿足一般數(shù)字系統(tǒng)的要求。。

1、PLD的結(jié)構(gòu)、表示方法與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補輸入輸出電路輸出函數(shù)反饋輸入信號

可由或陣列直接輸出，構(gòu)成組合輸出；通過寄存器輸出，構(gòu)成時序方式輸出。1)、PLD的基本結(jié)構(gòu)與門陣列或門陣列乘積項和項互補輸入2).

PLD的邏輯符號表示方法(1)

連接的方式(2)基本門電路的表示方式F1=A?B?C與門或門ABCDF1

AB

C&

L

AB

C≥1L

DF1=A+B+C+D輸出恒等于0的與門(3)編程連接技術(shù)

PLD表示的與門熔絲工藝的與門原理圖三態(tài)輸出緩沖器輸出為1的與門輸入緩沖器VCC+(5V)

R

3kW

L

D1

D2

D3

A

B

C

高電平A、B、C有一個輸入低電平0VA、B、C三個都輸入高電平+5V5V0V5V低電平

L

VCC

A

B

C

D

5V5V5VL=A?B?C連接連接連接斷開A、B、C中有一個為0A、B、C都為1輸出為0；輸出為1。L=AC斷開連接連接斷開L=ABCXX器件的開關(guān)狀態(tài)不同,電路實現(xiàn)邏輯函數(shù)也就不同101111按集成密度分為2.可編程邏輯器件的分類按結(jié)構(gòu)分為－基于與/或陣列結(jié)構(gòu)的器件（PROM、PLA、PAL、GAL）、CPLD（EPLD）,并稱之為PLD。－基于SRAM的器件（FPGA）按編程工藝分為

1.熔絲和反熔絲編程器件。如：Actel的FPGA器件。

2.SRAM器件。如：Xilinx的FPGA器件。

3.UEPROM器件，即紫外線擦除/電編程器件。如大多數(shù)的EPLD器件。

4.EEPROM器件。如：GAL、CPLD器件。1970年的PROM1974年的PLD1977年的PAL1986年的GAL1987年的FPGA1992年的EPLD3.可編程邏輯器件的發(fā)展PAL的結(jié)構(gòu)4可編程陣列邏輯器件(PAL)簡介輸入端輸入/輸出端輸出三態(tài)門輸入緩沖器可編程與陣列PAL是70年代末由MMI公司最先推出的一種可編程邏輯器件，它采用雙極型工藝制作，熔絲式編程方式。5可編程通用陣列邏輯器件(GAL)

PAL由于采用的是雙極型熔絲工藝，一旦編程后不能修改，同時輸出結(jié)構(gòu)類型太多，給設(shè)計和使用帶來不便。

1984年推出了新型的可編程邏輯器件---通用陣列邏輯（GAL）。它可以多次編程的器件，采用電可擦除的E2CMOS工藝，且在輸出端設(shè)置了可編程的輸出邏輯宏單元（OutputLogicMacroCell,簡稱OLMC）。通過編程將OLMC設(shè)置成不同的工作狀態(tài)，一片GAL便可實現(xiàn)PAL所有輸出電路的工作模式，增強(qiáng)了器件的通用性。工作速度快，功耗小，是理想器件。常用的GAL有兩種：GAL16V8（20腳雙列直插）和GAL20V8（24腳雙列直插），以GAL16V8為例?？删幊痰呐c陣列8個輸入緩沖器2-98個反饋/輸入緩沖器8個三態(tài)輸出緩沖器12-198個輸出邏輯宏單元OLMC

CLK輸入

緩沖器輸出使能緩沖器陣列中共有可編程單元2048個結(jié)構(gòu)控制字

GAL器件的各種功能配置是由結(jié)構(gòu)控制字來控制的。用戶可通過編程軟件自動設(shè)置