基于FPGA的多路數(shù)字搶答器的設計

畢業(yè)論文（設計 通信工 專 班 基于FPGA的多路數(shù)字搶答器的設 學 指導教 職 О三年五月二十五FPGAVerilogQuartusII5.0FPGAFPGAI/OFPGAVerilogHDLBasedonFPGAmulti-channeldigitalansweringdevicedesign ThispaperdescribesanFPGA-baseddesignoffourdigitalansweringdevice,firstallocatedfunctionofeachmodule,thedesignofthemainsevenmoduleswereRespondermodule,plusorminussub-module,thecountdownmodule,beepmoduleandadigitaldisplaymodule.ThecontrolcanbeachievedthroughthehostResponderstartinggroupnumberdisplay,integralresetandstartthecountdownmodule;throughkeyplayerstocarryflagchanges,turnthebuzzerandsubtractpointsforentryintothemoduletoprepare.ThedesignprocessusingVeriloglanguagetowrite,theregistervariablestocontroloperationofeachmodule,andusetheQuartusIIsoftwareversion5.0tobesimulated.ThedesignusesFPGAtoenhancetheflexibilityoftiming,becausetheFPGAI/Oportisrichinresources,canbeslightlymodifiedonthebasisofalotofotherfeaturescanbeaddedResponder,solateplasticityisverystrong,becausethecoreistheFPGAchip,theexternalcircuitisrelativelysimple,soeasytomaintain,andlowmaintenancecosts.KeyVerilogHDL,fourResponder,countdown,simulation, 第一章 第二章FPGA原理及有關開發(fā)工具軟件的介 FPGA的介 FPGA的發(fā)展與趨 FPGA的工作原理及基本特 FPGA的開發(fā)流 FPGA的配 軟件介 VerilogHDL的介 QuartusII軟 第三章數(shù)字搶答器系統(tǒng)設計方案和重要模 功效描述及設計架 搶答器程序流程圖以及各模塊代碼分 搶答器程序構造及主程序流程 初始化及搶答模 加減分數(shù)模 倒計時模 蜂鳴器模 重置模塊及數(shù)碼管顯示模 頂層模塊連線及開發(fā)硬件配 電路 EP1C6Q240C8芯片及使用到的管腳分 第四章?lián)尨鹌飨到y(tǒng)仿真與分 第五章 致 參考文 附錄：源代 FPGA第一 發(fā)展從最初的只有幾個三極管、可控硅、發(fā)光管等構成，能通過發(fā)ARMFPGA，技術手段進一步成熟，同第二 FPGAFPGAArray，PAL、GAL、CPLD現(xiàn)在以硬件描述語言（Verilog或VHDL）所完畢的電路設計，F(xiàn)PGA代IC本的邏輯門電路（AND、OR、XOR、NOT）或者更復雜某些的組合FPGAFPGAFPGAFPGA也可能會提供便宜的但是編輯能力差的FPGA。由于這些芯片有比較然后將設計轉移到一種類似于ASIC的芯片上。另外一種辦法是用FPGAFPGALCA（LogicCellArray）這樣一種概CLB（ConfigurableLogicBlock、Block三個部分。FPGAFPGAASICFPGAASICFPGAI／OFPGAASIC5)FPGACHMOSCMOS、TTL能夠說，F(xiàn)PGARAMEPROM、PROMFPGAEPROMFPGA，不同的編程數(shù)據(jù)，能夠產(chǎn)生不同的電路功效。因此，F(xiàn)PGAFPGAFPGAVerilogFPGAFPGAFPGAFPGAEPROMPROMFPGA；串行模式能夠采FPGAPCBFPGAFPGAFPGAFPGA65nmFPGAMagmaFPGA重要生產(chǎn)廠商：4、FLASHVerilogHDLVerilogHDL是在1983年有GDA（GateWayDesignAutomation）QuartusII本次畢設所使用的軟件是QuartusII5.0，使用語言為verilogHDL。QuartusIIAlteraFPGA/CPLDAltera是世界最大可編程邏輯器件供應商之一。QuartusII21AlteraFPGA/CPLDMAX+plusIIQuartusIIAltera的QuartusII提供了完整的多平臺設計環(huán)境能滿足多境和SOPC開發(fā)的基本設計工具，并為Altera DSP開發(fā)包進行系統(tǒng)模型設計提供了集成綜合環(huán)境QuartusII設計工具完全支持VHDL、Verylog的設計流程其內(nèi)部嵌有VHDLVerilog邏輯綜合器QuartusII也能夠運用第三方的綜合工具，如LeonardoSpectrum、SynplifyPro、FPGAComplierII，并能直接調(diào)用這些工具。同樣，QuartusII含有仿真功效，同時也支持第三方的仿真工具，如ModelSim。另外，QuartusII與MATLAB和DSPBuilder結合，能夠進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的核心EDA工具。QuartusII析/綜合器（Analysis&Synthesis、適配器（Filter、裝配器（Assembler、時序分析器（TimingAnalyzer、設計輔助模塊（DesignAssistant）EDA網(wǎng)表文獻生成器（EDANetlistWriter）和編輯數(shù)據(jù)接口（ComplierDatabaseInterface）等。能StartComplication通過選擇Start單獨運行各個模塊。還能夠通過選擇ComplierTool（Tools菜單ComplierTool窗口中運行該模塊來啟動ComplierTool窗口中，能夠打開該模塊的設立文QuartusIIQuartusII取以及編程下載幾個環(huán)節(jié)。在圖七下排的流程框圖，是與上面的QuartusIIEDA2.1：QuartusII第三 數(shù)字搶答器系統(tǒng)設計方案和重要模LEDFPGALED3.1搶答器功效示意圖inputEN2345FPGAFPGALEDLED3.2：設計中FPGAFPGA有兩個個八段共陽極數(shù)碼管構成。LEDLEDverilogHDL語言進行編程，總verilogHDL3.33.3：inputEnEnFlatEnFlat1’b0，嚴禁其它各組再次進行搶答；同時選手標志always@(posedgeclk)//捕獲時鐘1//靜態(tài)數(shù)碼管顯示序號'1'，及顯示選手對應的組號if(answer==3’d1)score1=score1-score=score1;//EnFlat1’b1LED

if(Led1==8'b0)//11BuLBuL8'd1;score=score1;//===========default:Led3=8'hff; 以上是搶答器各部分的功效介紹，編寫完程序代碼之后在QuartusII軟件中能夠得到相對應的搶答器模塊，本次生成的搶答器模塊以3.4：QuartusII3.5EP1C6Q240C8本次設計所用的實驗箱上面的FPGA芯片為EP1C6Q240C8，種芯片，它有240個引腳，采用的是PQFPPlasticQuad3.1。3.5：3.1：FPGAFPGALED1BCDaBCDbBCDcBCDdBCDeBCDfBCDgBCDpBCDaBCDbBCDcBCDdBCDeBCDfBCDgBCDp第四章48MHz20MHz，50ns,仿真起來就方便了諸多。inputEn4.1：8’hff，score8’hffLed35.2:5.3：第五 總FPGAQuartusII 夏宇聞.Verilog數(shù)字系統(tǒng)設計教程（第二版）[M].康華光.電子技術基礎數(shù)字部分（第四版）[M].康華光.電子技術基礎模擬部分（第四版）[M].（18）：42-李端張景穎李躍卿卜旭輝王成碩.VHDL[J].電氣開關劉開緒.數(shù)字式搶答器的設計與實現(xiàn)[J].電子工程師.（9）69-王傳新.FPGA[M].VHDL[M].QuartusⅡFPGA/CPLD[M].張洪潤張亞凡.FPGA/CPLD應用設計200[M].北京航空航天大學出版社，.inputoutput[0:7] LEDoutput[0:7] output[0:7]Led3; outputBuzzer; reg[0:7]Led1;reg[0:7]reg[0:7]Led3;regcnt=32'b0;regBuzzer;regscore=4’hf;////配備寄存器,EnFlatreg//BuClkreg//BuLregregregscore1=4’d5;regscore2=4’d5;regscore3=4’d5;regalways@(posedgeclk)//捕獲時鐘12elseif(inputL2==1'b0)3elseif(inputL3==1'b0)4elseif(inputL4==1'b0)if(answer==3’d1)addscore1=score1-stuscore