2.3-加法器省公開課一等獎(jiǎng)全國(guó)示范課微課金獎(jiǎng)?wù)n件

2.3加法器2.3.1-2半加器和全加器運(yùn)算邏輯半加器全加器2.3.3集成多位加法器芯片串行進(jìn)位加法運(yùn)算超前進(jìn)位集成4位加法器74LS283全加器應(yīng)用1第1頁分為不考慮低位來進(jìn)位和考慮低位進(jìn)位兩種情況半加器全加器兩個(gè)1位二進(jìn)制數(shù)相加過程2第2頁不考慮低位進(jìn)位，將兩個(gè)1位二進(jìn)制數(shù)A、B相加邏輯運(yùn)算

半加器真值表邏輯表示式邏輯圖1000C011110101000SBA半加器真值表C=AB

1.半加器（HalfAdder）2.3.1-2半加器和全加器3第3頁1110111010011100101001110100110010100000CiSiCi-1BiAi全加器真值表全加器進(jìn)行加數(shù)、被加數(shù)和低位來進(jìn)位信號(hào)相加2.全加器（FullAdder）4第4頁邏輯圖全加器邏輯圖與實(shí)現(xiàn)電路實(shí)現(xiàn)電路5第5頁兩個(gè)半加器組成一個(gè)全加器6第6頁11011001+011010011兩個(gè)二進(jìn)制數(shù)相加時(shí)，也分為不考慮低位來進(jìn)位和考慮低位進(jìn)位兩種情況。同時(shí)必須考慮各個(gè)位進(jìn)位兩個(gè)4位二進(jìn)制數(shù)相加過程7第7頁2.3.3集成多位加法器芯片

1.串行進(jìn)位加法器----采取四個(gè)1位全加器組成在電路上怎樣實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？

A3A2A1A0+B3B2B1B0低位進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)任一位加法運(yùn)算必須在低一位運(yùn)算完成之后才能進(jìn)行

串行進(jìn)位加法器運(yùn)算速度不高。

8第8頁

進(jìn)位輸入是由專門“進(jìn)位邏輯門”來提供超前進(jìn)位加法器使每位進(jìn)位直接由加數(shù)和被加數(shù)產(chǎn)生，而無需等候低位進(jìn)位信號(hào)2.超前進(jìn)位加法原理該門綜合全部低位加數(shù)、被加數(shù)及最低位進(jìn)位輸入9第9頁定義兩個(gè)中間變量Gi和Pi：

Si=Ki⊕

Ci-1

Ci=Gi＋PiCi-1

Gi=AiBiPi=Ai＋Bi

……產(chǎn)生變量

……傳輸變量

注意進(jìn)位信號(hào)產(chǎn)生……中間變量

Ki=GiPi=Ai⊕Bi

10第10頁74LS283邏輯圖11第11頁Si=Ki⊕Ci-1

Ci=Gi＋PiCi-1

S0=K0⊕C-1

=A0⊕B0⊕

C-1

本位和信號(hào)產(chǎn)生S1=K1⊕C0

=A1⊕B1⊕

C0

S2=K2⊕C1

=A2⊕B2⊕

C1

S3=K3⊕C2

=A3⊕B3⊕

C2

12第12頁Si=Ki⊕Ci-1

Ci=Gi＋PiCi-1

C0=G0+P0C-1

C1=G1+P1C0=G1+P1G0+P1P0C-1

C2=G2+P2C1=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3G2+P3

P2G1+P3P2P1G0

+P3P2P1P0C-1

進(jìn)位信號(hào)產(chǎn)生13第13頁2.超前進(jìn)位集成4位加法器74LS283

74LS283邏輯框圖

74LS283引腳圖14第14頁3.超前進(jìn)位加法器74LS283應(yīng)用例1用兩片74LS283組成一個(gè)8位二進(jìn)制數(shù)加法器在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。15第15頁加法器應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3