芯片設(shè)計 CMOS模擬集成電路設(shè)計與仿真實例基于Cadence IC 617 課件 第5章 低噪聲放大器

第5章

低噪聲放大器芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617第1頁/共30頁第5章低噪聲放大器5.1低噪聲放大器概述

5.1.1低噪聲放大器性能參數(shù)5.1.2低噪聲放大器結(jié)構(gòu)分類5.2實例分析：S波段低噪聲放大器5.2.1電路搭建5.2.2阻抗匹配及噪聲系數(shù)仿真5.2.3大信號噪聲仿真5.2.4穩(wěn)定性仿真5.2.5線性度仿真5.3本章小結(jié)第2頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC6175.1低噪聲放大器概述

低噪聲放大器主要是在引入盡量小的噪聲前提下，提供一個較高的增益，對信號起到放大作用，以降低后級電路對整體噪聲的影響。在設(shè)計中需要考慮到的設(shè)計要求：具有較高的線性度進行阻抗匹配保證無條件穩(wěn)定帶寬、功耗等第3頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC6175.1.1低噪聲放大器性能參數(shù)增益采用二端口網(wǎng)絡(luò)理論對增益進行分析工作功率增益、可獲得功率增益、傳輸功率增益等。噪聲系數(shù)噪聲系數(shù)用于表示由系統(tǒng)內(nèi)部電子器件等產(chǎn)生的噪聲，體現(xiàn)了信號經(jīng)過系統(tǒng)后信噪比變化了多少。第4頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617功率增益的二端口網(wǎng)絡(luò)模型天線接低噪聲放大器噪聲等效原理圖5.1.1低噪聲放大器性能參數(shù)線性度系統(tǒng)受到器件的非線性特性影響將使得系統(tǒng)出現(xiàn)諧波、雜散、增益壓縮等不理想因素。回波損耗天線本身存在實數(shù)負載阻抗，如果負載阻抗偏離了所需大小，或是引入虛數(shù)分量，則會帶來損耗：第5頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617輸入阻抗平面上的等Γ線5.1.1低噪聲放大器性能參數(shù)穩(wěn)定性低噪聲放大器與天線相連，而天線的源阻抗容易受到外界干擾發(fā)生變化。所以對于任意源阻抗，低噪聲放大器都應(yīng)該在任意頻率保持穩(wěn)定。通常采用“斯特恩穩(wěn)定因子（Sternstabilityfactor）”表示電路的穩(wěn)定性：第6頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC6175.1.2低噪聲放大器結(jié)構(gòu)分類

第7頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617（a）共源放大器和（b）其小信號等效電路5.1.2低噪聲放大器結(jié)構(gòu)分類第8頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617（a）共柵放大器和（b）其小信號等效電路2.共柵級放大器結(jié)構(gòu)共柵級放大器由于輸入阻抗較低，易于匹配到50Ω。但共柵級結(jié)構(gòu)與帶有阻性負載的共源級一樣，存在電壓裕度與增益折中的問題，因此僅考慮感性負載的共柵級結(jié)構(gòu)。電壓增益為：5.1.2低噪聲放大器結(jié)構(gòu)分類第9頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617（a）源簡并電感型整體電路原理圖（b）其小信號等效電路3.源簡并電感型共源放大器在共源級放大器結(jié)構(gòu)中，輸入電阻不能通過CGD引入；如果在輸入端口采用直接并聯(lián)50Ω電阻進行匹配，則會引入不必要的噪聲，所以采用感性負反饋共源結(jié)構(gòu)。5.1.2低噪聲放大器結(jié)構(gòu)分類第10頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617源簡并電感型共源共柵放大器原理圖4.源簡并電感型共源共柵放大器共源級放大器由于柵漏電容的反饋，使感性負載在輸入端引入負阻，所以可在輸出支路增加一個MOS管來抑制這種影響，即源簡并電感型共源共柵放大器。電壓增益為：5.2實例分析：S波段低噪聲放大器

本節(jié)以一個S波段的A類低噪聲放大器為例，介紹如何使用ADE來進行低噪聲放大器的設(shè)計與仿真，其設(shè)計指標(biāo)具體為：頻率：2.4GHz增益：≥15dB噪聲系數(shù)：≤2dB電壓：1.2V根據(jù)設(shè)計要求，本例選擇使用tsmcN90rf工藝來設(shè)計低噪聲放大器。第11頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC6175.2.1電路搭建在確定設(shè)計指標(biāo)后，首先要進行電路的初步搭建，來仿真電路的性能，并且通過一些后續(xù)的方法來改進電路。第12頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617阻抗匹配前的電路圖5.2.2阻抗匹配及噪聲系數(shù)仿真

第13頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC6175.2.2阻抗匹配及噪聲系數(shù)仿真

第14頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617負載電感選取5.2.2阻抗匹配及噪聲系數(shù)仿真阻抗匹配6.采用先并聯(lián)再串聯(lián)的方法連接電容以減小版圖面積；在Smith圓圖中對輸出阻抗進行匹配：“sp”仿真結(jié)束后在[MainForm]窗口中選擇“ZM”，在“Modifier”欄選擇“Real”，點擊“ZM2”，選擇“Imaginary”，點擊“ZM2”，將會出現(xiàn)輸出阻抗隨著頻率變化曲線，讀出2.4GHz處的阻抗值即可。第15頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617輸出阻抗5.2.2阻抗匹配及噪聲系數(shù)仿真阻抗匹配7.此例中并聯(lián)電容和串聯(lián)電容分別為640fF和420fF。最終阻抗匹配后的電路圖如下圖所示：第16頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617阻抗匹配后的電路圖5.2.2阻抗匹配及噪聲系數(shù)仿真增益“sp”仿真結(jié)束后，選擇[Results]→[DirectPlot]→[MainForm]，選擇“GT”，選擇“dB10”并點擊[Plot]；選擇“GA”，選擇“dB10”并點擊[Plot]；選擇“Gmsg”，選擇“dB10”并點擊[Plot]；選擇“Gmax”，選擇“dB10”并點擊[Plot]?？梢钥吹疥P(guān)于增益的四條曲線。第17頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617增益曲線5.2.2阻抗匹配及噪聲系數(shù)仿真小信號S參數(shù)和噪聲系數(shù)1.“sp”仿真結(jié)束后，選擇[Results]→[DirectPlot]→[MainForm]查看結(jié)果。選擇“sp”，設(shè)置PlotType=Rectangular；Modifier=dB20；點擊“S11”,“S21”,“S22”查看S參數(shù)仿真結(jié)果。其中S21為低噪聲放大器增益，結(jié)果為20.1dB。第18頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617小信號S參數(shù)5.2.2阻抗匹配及噪聲系數(shù)仿真小信號S參數(shù)和噪聲系數(shù)2.“選擇“NF”查看小信號噪聲系數(shù)，“Modifier”項選擇“dB10”，然后點擊[Plot]結(jié)果即自動彈出。噪聲系數(shù)在2.4GHz時僅為1.34dB。第19頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617小信號噪聲系數(shù)5.2.3大信號噪聲仿真1.輸入端口設(shè)置：Sourcetype=sine；Frequencyname=frf；Frequency1=FRF；Amplitude1=PRF；2.選擇[Variables]→[CopyFromCellview]命令，賦值FRF=2.4G；PRF=-20；3.選擇[Analyses]→[Choose]命令，設(shè)置“pss”仿真：BeatFrequency=4G；NumberofHarmonics=3；AccuracyDefaults=moderate；4.選擇[Analyses]→[Choose]命令，設(shè)置“pnoise”仿真，Sweeptype=0.1G~5G，共掃描50個點。Maximumsideband=10；“Output”和“InputSource”處分別點擊[Select]在電路圖中選定輸入和輸出port；Enterinfield=0；第20頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC6175.2.3大信號噪聲仿真5.仿真結(jié)束后選擇[Results]→[DirectPlot]→[MainForm]查看結(jié)果。選擇“pnoise”中的“NoiseFigure”，點擊[Plot]查看結(jié)果，在2.4GHZ工作頻率時，大信號噪聲系數(shù)為1.83dB。第21頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617查看噪聲系數(shù)5.2.4穩(wěn)定性仿真1.設(shè)置“sp”仿真：SweepRange=0.1G~5G；SweepType=Linear；StepSize=100M；”DoNoise”處選擇”yes”；select輸入和輸出端口。2.掃描結(jié)束后選擇[Results]→[DirectPlot]→[MainForm]，選擇“Kf”，點擊下方的“Plot”自動彈出穩(wěn)定因子K隨頻率變化的曲線，若在2.4GHz處K大于1則穩(wěn)定，反之則不穩(wěn)定。本例中K因子為4.1，電路穩(wěn)定。第22頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617穩(wěn)定性仿真結(jié)果5.2.5線性度仿真1dB壓縮點仿真1.進行“hb”仿真設(shè)置，如右圖所示：2.仿真結(jié)束后選擇[Results]→[DirectPlot]→[MainForm]查看結(jié)果。選擇“hb”欄查看諧波仿真結(jié)果，設(shè)置后在電路原理圖中點擊輸出端口，則結(jié)果會自動彈出，輸出1dB壓縮點為-1.83dBm。第23頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC6171dB壓縮點仿真結(jié)果查看hb仿真結(jié)果5.2.5線性度仿真三階交調(diào)點仿真（PSS和PAC仿真）1.首先在原理圖窗口中對輸入端port進行設(shè)置。2.進行“pss”仿真設(shè)置。3.進行“pac”仿真設(shè)置:InputFrequencySweepRange=Single-Point并填入“2.405G”，Maximumsideband=2；SpecializedAnalyses=None。第24頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617輸入端口設(shè)置pss仿真設(shè)置5.2.5線性度仿真三階交調(diào)點仿真（PSS和PAC仿真）4.仿真結(jié)束后選擇[MainForm]查看結(jié)果，并設(shè)置查看“pac”欄仿真結(jié)果。第25頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617IP3仿真結(jié)果設(shè)置查看pac仿真結(jié)果5.2.5線性度仿真三階交調(diào)點仿真（QPSS仿真）1.在原理圖窗口中同樣對輸入端port進行設(shè)置。2.進行“qpss”仿真設(shè)置，“AccuracyDefaults”使用“moderate”。將ADE中“PRF”的值設(shè)置為“-50dBm”。第26頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617輸入端口設(shè)置qpss仿真設(shè)置5.2.5線性度仿真三階交調(diào)點仿真（QPSS仿真）3.仿真結(jié)束后選擇[MainForm]查看結(jié)果。設(shè)置“qpss”欄查看仿真結(jié)果。第27頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617IP3仿真結(jié)果設(shè)置qpss仿真結(jié)果5.2.5線性度仿真三階交調(diào)點仿真（AC仿真）1.在原理圖窗口中對輸入端port進行設(shè)置?！癝ourcetype”為“dc”。2.進行“ac”仿真設(shè)置，參數(shù)如右圖所示：第28頁/共30頁芯片設(shè)計——CMOS模擬集成電路設(shè)計與仿真實例：基于CadenceIC617ac仿真設(shè)置5.2.5線性度仿真三階交調(diào)點仿真（AC仿真）3.仿真結(jié)束后選擇[Results]→[DirectPlot]→[MainForm]查看結(jié)果。選擇“ac”欄查看仿真結(jié)果，選擇“RapidIP3”項，“Resistance”處填入“50”，點擊[Plot]查看結(jié)果，可見輸入三階交調(diào)點為-9.50dBm，與前兩種仿