8-6-3 版圖編輯與驗(yàn)證

18.6 基于Cadence平臺(tái)的IC設(shè)計(jì)8.6.1版圖設(shè)計(jì)的環(huán)境8.6.2原理圖編輯與仿真8.6.3版圖編輯與驗(yàn)證8.6.4CMOS差動(dòng)放大器版圖設(shè)計(jì)實(shí)例

2Cadence版圖設(shè)計(jì)流程1.新建一個(gè)library/cell/view2.進(jìn)行cell的版圖編輯3.版圖驗(yàn)證4.寄生提取與后仿真5.導(dǎo)出GDSII文件31.新建一個(gè)library/cell/view建新的designlibrary：lab點(diǎn)擊Filenewlibrary彈出newlibrary窗口在name框鍵lab，右邊選attachtoanexistingtechfile在彈出的窗口中選工藝庫:chrt35rf在lab下建立一個(gè)cellview：inv:layout點(diǎn)擊Filenewcellview彈出createnewfile窗口Libraryname:lab;cellname:inv;tool:選virtuoso4鼠標(biāo)的位置與上一點(diǎn)的相對位置目前的command放大縮小的快速圖示修改、移動(dòng)及復(fù)制的快速圖示量尺寸的快速圖示這些是編輯時(shí)的快速圖示，也可以使用hotkey，在編輯時(shí)可以配合shift做加選及ctrl做少選

Layouteditorwindow菜單項(xiàng)52.版圖編輯操作選取版圖的層矩形(recangle)、線(path)標(biāo)尺(ruler)的使用圖形尺寸調(diào)整(stretch)圖形的移動(dòng)和旋轉(zhuǎn)圖形的復(fù)制，刪除圖形屬性修改63.版圖驗(yàn)證由于加工過程中的一些偏差，版圖設(shè)計(jì)需滿足工藝廠商提供的設(shè)計(jì)規(guī)則要求，以保證功能正確和一定的成品率DRC：Designrulecheck版圖設(shè)計(jì)不得改變電路設(shè)計(jì)內(nèi)容，如元件參數(shù)和元件間的連接關(guān)系，因此要做版圖與電路圖的一致性檢查LVS：Layoutvs.SchematicLayoutverifytool:Assura/Diva/Calibre74.寄生提取與后仿真實(shí)際的電路具有寄生效應(yīng)，將會(huì)對原電路造成特性上的改變，完整的設(shè)計(jì)應(yīng)考慮版圖設(shè)計(jì)后的寄生影響實(shí)際電路仿真的精度取決于寄生模型的準(zhǔn)確度寄生提取LPE：LayoutParasiticExtraction寄生提取后的網(wǎng)表包含大量的雜散元件，使后仿真時(shí)間增加，可采用devicereduction來解決Layoutparasiticextractiontool:dracula85.導(dǎo)出GDSII文件將版圖數(shù)據(jù)轉(zhuǎn)換成稱之為GDS-II格式的碼流數(shù)據(jù)導(dǎo)出GDSII文件CIW窗口，點(diǎn)擊FileExportstream…彈出streamout窗口點(diǎn)擊librarybro