【一種低電壓施密特觸發(fā)器的設(shè)計與實現(xiàn)8400字（論文）】

一種低電壓施密特觸發(fā)器的設(shè)計與實現(xiàn)目錄TOC\o"1-2"\h\u8300引言 127404第1章緒論 1251861.1研究背景與意義 2315341.2國內(nèi)外研究狀況 3263871.3論文結(jié)構(gòu)安排 410361第2章施密特觸發(fā)器的設(shè)計原理 474822.1引言 4316292.2施密特觸發(fā)器種類與設(shè)計原理 5134382.2.1555定時器組成的施密特觸發(fā)器 5125042.2.2由門電路組成的施密特觸發(fā)器 575432.2.3集成施密特觸發(fā)器及分析 8279092.3本章小結(jié) 920168第3章原理圖的繪制與仿真 10179673.1仿真軟件的介紹 1082183.2原理圖仿真 10203253.3本章小結(jié) 1521002第4章施密特觸發(fā)器版圖實現(xiàn) 163804.1版圖設(shè)計 16210464.2施密特觸發(fā)器版圖DRC驗證 16295084.3施密特觸發(fā)器版圖LVS驗證 1813024.4本章小結(jié) 209373結(jié)論 21引言隨著社會的飛速發(fā)展，各類電子產(chǎn)品不斷出現(xiàn)。很多電子產(chǎn)品由最初的笨重到現(xiàn)在便于攜帶，使我們的生活越來越方便。集成電路的工藝尺寸決定了產(chǎn)品的大小，由于各種器件寬長比減小且集成度增加，給集成電路帶來一系列挑戰(zhàn)。在當前技術(shù)發(fā)展過程中，集成電路技術(shù)發(fā)展迅速且趨于穩(wěn)定，互補型金屬氧化物半導體（ComplementedMetalOxideSemiconductor,CMOS）制造工藝與其它工藝相比，制造成本低，所消耗的功耗低，在晶圓上的集成度高。本文的主要內(nèi)容與施密特觸發(fā)器有關(guān)，因此利用CMOS工藝來實現(xiàn)擁有高性能要求的集成施密特觸發(fā)器，擁有著更大的優(yōu)勢。目前施密特觸發(fā)器所需的工作電壓較之前相比普遍較低，再加上制造出低壓差分電路要耗費大量的成本，因此開發(fā)出低壓的施密特觸發(fā)器電路就顯得尤為重要。本文提出了一種低電壓施密特觸發(fā)器的設(shè)計與實現(xiàn)方案，能夠滿足輸出電壓在0.1V和1.4V時，電位會出現(xiàn)翻轉(zhuǎn)，其他時間保持不變的遲滯現(xiàn)象，且能夠濾除輸入信號的噪聲，使輸出電壓更加精準。第1章緒論1.1研究背景與意義在集成電路發(fā)展初期，電路規(guī)模很小，集成度也不高，寄生參數(shù)幾乎可以忽略，幾乎不影響電路功能，所以在設(shè)計電路時主要考慮的是如何在提升系統(tǒng)的性能的前提下提高集成度。而隨著時代和科技的發(fā)展，由于人們需要存儲更多的信息，對數(shù)據(jù)的處理速度也有了更高要求，這促使集成電路成為了驅(qū)動微電子科技發(fā)展的領(lǐng)軍者，電路規(guī)模的擴大，電子器件需要集成在越來越小的芯片上，最終實現(xiàn)電子產(chǎn)品易攜帶。從1950年代世界上第一塊集成電路誕生至今，集成電路的集成度一直遵循著摩爾定律[1]?，F(xiàn)如今，半導體技術(shù)的規(guī)模已經(jīng)從20世紀70年代的上千個晶體管，擴大到了現(xiàn)在數(shù)十億個晶體管，工藝尺寸從微米級別縮小到了納米級，器件的性能隨著集成度的增加也有著越來越多的挑戰(zhàn)。如今，隨著器件的日益復雜和制造工藝難度的加大，大規(guī)模生產(chǎn)的難度也越來越大，需要考慮的方面和因素也越來越多，各種效應對器件性能的影響越來越大。如天線效應、閂鎖效應、阱鄰近效應(WellProximityEffect,WPE)還要注意靜電釋放等[2]。隨著器件數(shù)量的增加，器件之間的距離越來越小，集成度增加，由于布線層數(shù)的增多，電路規(guī)模的大型化，使布局布線日益復雜，布線的寬度越來越窄，寄生效應也越來越大，隨之產(chǎn)生的延遲、脈沖等干擾也越發(fā)嚴重，影響電路的功能[3]。版圖設(shè)計是后端設(shè)計的最后也是最重要的一步。版圖是根據(jù)電路圖所給信息繪制出來的，要求必須具有原理圖的性能，布局設(shè)計、器件尺寸要符合原理圖的要求[4]。在集成電路發(fā)展的早期,版圖工具還不完備，工程師們要從頭到尾在紙上繪制出來，完成一個項目需要耗費大量的時間，同時需要格外的細心。尤其在集成度如此之高的今天，一塊芯片上有百億個晶體管，這種徒手繪制版圖顯然已經(jīng)不能滿足現(xiàn)在的需求。從1960年代開始,EDA(ElectronicDesignAutomatic)工具應運而生[5]。它可以協(xié)助電子設(shè)計師設(shè)計電子系統(tǒng)，進行大數(shù)據(jù)計算，性能分析，給電子設(shè)計師帶來極大的便利，版圖設(shè)計同樣也離不開EDA技術(shù)。與之相關(guān)的還有計算機輔助設(shè)計(ComputerAidedDesign,CAD)技術(shù)和計算機輔助工程(ComputerAssistantEngineering)技術(shù)等對工程師來說也是得心應手的輔助工具。然而盡管有了EDA工具，芯片設(shè)計仍是一個復雜的系統(tǒng)工程。集成電路設(shè)計可以分為前端設(shè)計和后端設(shè)計，其中前端設(shè)計包括芯片規(guī)格的制定、硬件描述語言編碼、前仿真最后就是邏輯綜合。后端設(shè)計包括布局規(guī)劃、布線、提取計生參數(shù)、版圖物理驗證。在版圖驗證完成后，芯片設(shè)計就接近尾聲了。集成電路設(shè)計需要設(shè)計人員有高深的學術(shù)知識，要通曉各電路的工作原理，通常一個大電路可以分成好多塊小電路，每個小電路又有特定的功能，進行版圖設(shè)計時要擺放在一起，來減小寄生參數(shù)，還要明白工藝制造熟練運用版圖設(shè)計軟件對電路進行布局明白工藝制造的基礎(chǔ)知識。掌握并熟練運用繪圖軟件并對電路制定合理的布局設(shè)計，在確保電路能夠正常工作的前提下，好的布局能夠最大程度地提高版圖的性能，使功耗降到最低，且能夠降低成本。如果電路在給定時刻的輸出狀態(tài)不僅取決于該時刻電路的輸入狀態(tài)，而且還跟過去的電路狀態(tài)有關(guān)，也就是說電路具有存儲功能，這種電路我們稱之為時序邏輯電路[6]。可以在時序邏輯電路中完成存儲功能的電路叫做觸發(fā)器，這是最重要、最基本的時序邏輯電路。觸發(fā)器和組合電路可以組成多種時序邏輯單元電路，例如計數(shù)器、移位寄存器、隨機存儲器等，施密特觸發(fā)器也是觸發(fā)器的一種[7]。輸入信號上附加的噪聲在施密特觸發(fā)器中也可以被濾除。1934年奧托.赫伯特·施密特(Otto.Herbert·Schmitt)發(fā)明了施密特觸發(fā)器[8]。它是一種比較特殊的觸發(fā)器，有兩個觸發(fā)電壓，即閾值電壓，分為正向閾值電壓和負向閾值電壓。當輸入電壓從0開始上升至正向閾值電壓時，輸出翻轉(zhuǎn)為高電平；當輸入電壓繼續(xù)上升后下降至負向閾值電壓時，輸出開始翻轉(zhuǎn)為低電平；在二者之間時，輸出保持上一電壓值不變。只有輸入電壓有較大變化時，輸出也隨之變化，因此將這種元件命名為觸發(fā)器[9]。1.2國內(nèi)外研究狀況在過去，設(shè)計電路時只涉及到門級電路，對閾值電壓幾乎沒有研究，閾值電壓也通常是一個定值。然而，隨著科技的不斷革新，電路不再是只研究到門級電路，逐漸過渡到了開關(guān)級，這時閾值就顯得尤為重要。如果能夠控制閾值，就會使電路的性能有所提升，而施密特觸發(fā)器就恰好符合這些要求。施密特觸發(fā)器不僅使電路的性能提高了，還簡化了電路設(shè)計。著眼于集成電路產(chǎn)業(yè)發(fā)展的現(xiàn)實需要，未來需要進一步加大集成電路領(lǐng)域的基礎(chǔ)研究，強化底層技術(shù)知識供給，為集成電路產(chǎn)業(yè)發(fā)展夯實基礎(chǔ)知識[10]。在集成電路發(fā)展的過程中，由于工藝尺寸的不斷縮減，對于光刻設(shè)備精度得要求也更加嚴格，低精度的光刻設(shè)備會給芯片的功耗和電路性能造成影響[11]。半導體在光刻時的存在的一些問題是：（1）隨著工藝尺寸的縮減，需要高精度的光刻機來制作芯片，然而高精度的光刻機光源發(fā)出的光源強度尚不滿足工業(yè)生產(chǎn)的需求。光源的衍射又會降低工藝的精度。(2)在線路與功能區(qū)曝光后，由于工藝尺寸的減小，很容易在顯影過后發(fā)生刻蝕過度或刻蝕不足的問題(3)光刻機造價太高，需要投入大量資金。隨著集成電路工藝的不斷減小，用于器件的材料和結(jié)構(gòu)將很快達到其物理極限。特別是進入納米時代后，CMOS工藝向深亞微米和納米級發(fā)展。場效應管會產(chǎn)生短溝道效應、寄生效應等對器件性能產(chǎn)生影響。MOS器件上的寄生效應。當對漏極施加高壓時，由于柵的長度很短，源極同時會受到漏極電場的影響，漏極電場的影響會減小源極結(jié)勢壘，從而會影響器件的性能。1.3論文結(jié)構(gòu)安排本設(shè)計在國內(nèi)外研究的基礎(chǔ)內(nèi)容上，研究如何實現(xiàn)施密特觸發(fā)器，繪制其原理圖，根據(jù)原理圖畫出版圖。此外，此設(shè)計還將實現(xiàn)較好的性能。在借鑒了一些其它的優(yōu)秀研究成果的基礎(chǔ)上系統(tǒng)的分析了施密特觸發(fā)器的原理，設(shè)計出了一個CMOS施密特觸發(fā)器。根據(jù)本此設(shè)計完成的工作順序，將本文結(jié)構(gòu)內(nèi)容進行如下安排：第一章：重點介紹了本論文的研討背景，集成電路、施密特觸發(fā)器以及國內(nèi)外研究現(xiàn)狀。第二章：重點介紹了幾種施密特觸發(fā)器及其原理，說明了其中的優(yōu)缺點，并根據(jù)電路分析以便確定最后的研究方案。第三章：繪制施密特觸發(fā)器的原理圖并仿真。第四章：主要介紹了模擬版圖設(shè)計的相關(guān)基礎(chǔ)知識以及設(shè)計步驟，根據(jù)原理圖進行版圖設(shè)計并通過DRC及LVS等驗證，總結(jié)全文。第2章施密特觸發(fā)器的設(shè)計原理2.1引言本章將介紹幾種施密特觸發(fā)器，555施密特觸發(fā)器、門電路施密特觸發(fā)器、CMOS施密特觸發(fā)器，并對它們進行分析，選出最優(yōu)化的方案進行設(shè)計。傳統(tǒng)的施密特觸發(fā)器采用4管或6管串聯(lián)的形式[12,14]。施密特觸發(fā)器不同于其他觸發(fā)器，它所具有的特點：它屬于電平觸發(fā)，電路有兩種穩(wěn)定狀態(tài)，兩種穩(wěn)定狀態(tài)的維持和轉(zhuǎn)換完全取決于外加觸發(fā)信號，對于輕微變化的信號也同樣適用。電壓傳輸特性比較特殊，電路有兩個不同的閾值電壓，如圖2.1所示。Vo’Vo’VVOHVOLVOLOOVVT-VT+vt圖2.1施密特電路的傳輸特性2.2施密特觸發(fā)器種類與設(shè)計原理2.2.1555定時器組成的施密特觸發(fā)器VccVDD555施密特觸發(fā)器，采用555定時器閾值輸入端與觸發(fā)輸入端即管腳6和管腳2連接起來構(gòu)成輸入端Vi，Vm為控制輸入端，3腳或7腳與電阻R相接同時與VDD上相連接作為輸出端Vo或Vo’，就能構(gòu)成如圖2.2所示的施密特觸發(fā)電路[15]VccVDDVo’R48Vo’R48ViVMVo555621537ViVMVo555621537圖2.2555施密特觸發(fā)器電路當輸入電壓Vi=0V時，即Vi1<VT+（VT+=2/3Vcc）、Vi2<VT-（VT-=1/3Vcc）,此時Vo=1。Vi逐漸上升,當Vi<VT+,輸出Vo保持1不變。當Vi繼續(xù)上升至Vi>VT+時，定時器狀態(tài)翻轉(zhuǎn)，由之前的Vo=1變?yōu)閂o=0，之后Vi繼續(xù)上升至最高點后開始下降，在VT-<Vi<VT+時，輸出保持上一個狀態(tài)不變，即輸出電壓仍為0。當Vi繼續(xù)下降至Vi<VT-，即Vi1<VT+、Vi2<VT-，此時輸出又迅速由Vo=0翻轉(zhuǎn)為Vo=1。雖然555定時器可以很好的實現(xiàn)施密特觸發(fā)器的各種功能，但其中大多數(shù)是三極管，在版圖設(shè)計中以MOS管居多，很少用到三極管，且三極管版圖中PNP型晶體管更易實現(xiàn)，但PNP晶體管的版圖仍然要比MOS管的面積大，所以用555定時器很難實現(xiàn)小面積的版圖。有版圖面積大，集成度不高的缺點，因此不再考慮用其實現(xiàn)施密特觸發(fā)器。2.2.2由門電路組成的施密特觸發(fā)器門電路組成的施密特觸發(fā)器[16]，本電路電路是由中兩個串聯(lián)的反相器，R1、R2分別為兩個分壓電阻，通過R2的反饋作用將vo反饋到vn，如圖2.3所示。R2R2vnvivoR1I1I2vnvivoR1I1I2vo1vo1圖2.3CMOS反相器組成的施密特觸發(fā)器給vi加一個三角波作為輸入信號，令反相器的閾值電壓Vth=VDD/2。分析可知，整個電路的工作狀態(tài)取決于反相器I1的輸入vn，經(jīng)分析可以得出下列式子：（2-1）根據(jù)分析可知當vi=0V時，經(jīng)過反相器I1后電位由低電位變?yōu)楦唠娢?，即I1門截止，經(jīng)過反相器I2時同理，即I2導通，此時輸出端vo=0V。vi從0V逐漸增加，在vn<Vth區(qū)間內(nèi)，電路仍會保持之前的狀態(tài)，輸出端vo=0V不變。當vi上升至一定值至vn=Vth時,由于R2的存在會將電壓反饋給輸入端引起vn電壓的繼續(xù)升高，此時電路會產(chǎn)生如下正反饋過程：電路會迅速由原來的I1截止變?yōu)閷?，I2由導通變?yōu)榻刂?，輸出電壓vo=VDD，此時輸入電壓vi的值就是施密特觸發(fā)器的正向閾值電壓VT+。(2-2)(2-3)輸入電壓繼續(xù)增大至vn>Vth時，輸出電壓vo=VDD保持不變。v1繼續(xù)上升達到最高電壓值后下降，當vn=Vth時，此時電路會有此正反饋過程：經(jīng)過正反饋后輸出電壓vo=0V，此時vi即為輸入電平減小時的負向閾值電壓VT-。(2-4)將VDD=2Vth代入可得(2-5)在滿足vi<VT-的條件下，輸出電壓vo=0V，施密特電路已經(jīng)穩(wěn)定。此時回差電壓為：(2-6)式子(2-6)表明，電路回差電壓ΔVT∝R1/R2，因此即調(diào)節(jié)回差電壓ΔVT的大小可以通過改變R1，R2的比值來實現(xiàn)。電路的工作波形及傳輸特性如圖2.4所示。vtVOLvvtVOLvoVOHOVT-VT+t工作波形(b)傳輸特性曲線圖2.4門電路施密特觸發(fā)器工作波形及傳輸特性曲線雖然用門電路加電阻也能實現(xiàn)施密特觸發(fā)器的功能，但能實現(xiàn)的回差電壓的改變沒有集成施密特觸發(fā)器更靈活。2.2.3集成施密特觸發(fā)器及分析集成施密特觸發(fā)器，它的性能穩(wěn)定應用廣泛，集成面積小[17]，如圖2.5。三個PMOS管、三個NMOS管間相互連接組成了施密特結(jié)構(gòu)，M7、M8、M9、M10對電路起整形作用，M11、M12構(gòu)成的反相器可以提高電路帶負載的能力。VDDVDDM7M7M1M1M5M11M8M5M11M8M2VoM2VoVO2ViVO2ViVO1M3M9VO1M3M9M12M12M6M10M6M10M4M4圖2.5電路圖圖2.6CMOS集成施密特觸發(fā)器波形給Vi添加一個三角波的輸入信號，PMOS管的開啟電壓為VTP，NMOS管開啟電壓為VTN。當輸入電壓Vi=0時，M1、M2兩個PMOS管子導通，M3、M4兩個NMOS管子截止，經(jīng)過第一部分施密特觸發(fā)電路后，VO1輸出為高電平，高電平使M9處于截止狀態(tài)，使M10處于導通狀態(tài)，經(jīng)過M9、M10構(gòu)成的反相器后VO2是低電平，后經(jīng)M11和M12反相器后VO=VOH。VO2的低電平又使M7開始工作，M8截止，輸出VO1的高電平，同時使M5截止，M6導通，源極電壓VS6=VDD-VTN。隨著輸入電壓的繼續(xù)增大，當Vi>VTN時M4最先導通，由于M6的源極電位與M3源極電位相同，則M3的源極電壓同樣為VDD-VTN，M3仍然截止，直至輸入電壓繼續(xù)升高至M1、M2處于截止狀態(tài)，VO1和VS3的電壓才逐漸降低。當Vi-VS3>TN時，M3導通，VO1為低電平，M9導通，M10截止，輸出VO2是高電平，輸出VO變?yōu)榈碗娖?。VO1的低電平使M6截止、M5導通，VS5=VS2≈0-VTP。同理可以得出，在輸入電壓降低時，只有在|Vi-VS2|>|VTP|時，VO1由低電平又變?yōu)楦唠娖剑琕O輸出高電平，即VO=VOH。經(jīng)過上述分析可以得出，輸入電壓Vi在上升和下降的過程分別有不同的兩個閾值電壓，具有施密特電壓傳輸特性。2.3本章小結(jié)基于上述所說，最終確定了CMOS施密特觸發(fā)器，它有容易集成且容易實現(xiàn)的優(yōu)點，那么接下來將對其進行繪制與仿真。

第3章原理圖的繪制與仿真3.1仿真軟件的介紹CadenceVirtuoso能夠?qū)呻娐沸酒M行精準的設(shè)計，可以根據(jù)不同工藝尺寸進行原理圖版圖的設(shè)計，為模擬仿真，射頻集成設(shè)計、模擬電路設(shè)計、有混合信號的集成電路的繪制提供了便捷，有方便易操作，精準繪制等突出特點[18]。它擁有自帶的版圖編輯器(LayoutEditor)，可以完成多層次，從上而下的全定制物理版圖設(shè)計[19]。3.2原理圖仿真3.2.1建立庫、繪制原理圖開機后運行VirtualBox，打開虛擬機，進入Linux系統(tǒng)，打開終端，shell中輸入icfb&如圖3.1所示.圖3.1終端顯示回車后出現(xiàn)CIW（CommandInterpreterWindow）窗口，如圖3.2所示.圖3.2CIW窗口在CIW窗口中，建立一個名為newlib的庫，在彈出的NewLibrary中，Name欄輸入newlib[20]，TechnologyFile選擇Compileanewtechfile，點擊OK，如圖3.3所示。圖3.3創(chuàng)建NewLibrary出現(xiàn)LoadTechnologyFile窗口，選擇要添加的tf文件，選擇smic18ee路徑下的techfile.tf文件，點擊OK，現(xiàn)在就建立好了一個名字為newlib的庫，如圖3.4所示。圖3.4LoadTechnologyFile窗口填寫完畢后，出現(xiàn)圖3.5所示，則表示新庫建立成功。圖3.5新庫創(chuàng)建成功界面點擊剛才建立的新庫newlib，在LibraryManager窗口，建立一個新的單元，在彈出的NewFile窗口中，Cell欄填寫Schmidt，Type選擇Schematic，點擊OK，如圖3.6所示。圖3.6創(chuàng)建新單元在彈出的原理圖繪制窗口中，按i調(diào)用器件，庫選擇smic，調(diào)用需要的MOS管，選中調(diào)用出來的MOS管，按q，調(diào)節(jié)MOS管的屬性，修改MOS管的寬長比，如圖3.7所示。圖3.7調(diào)用器件m可以移動，同時按住m和F3可以進行翻轉(zhuǎn)的調(diào)整。根據(jù)前面2.4節(jié)的分析，在原理圖設(shè)計的過程中，給PM2和NM0較小的寬長比，使PM0、PM1和NM2、NM3能夠正常工作。NM5控制VT+的大小，PM5控制VT-的大小，即施密特觸發(fā)器性能的高低。給PM4和NM4相對較大的寬長比來起到更高的隔離作用，同時又提高了帶負載的能力。添加管腳，在繪制原理圖窗口中，按p填寫需要添加的管腳名，選擇管腳的類型，Input、Output、InputOutput，點擊Hide[21]，如圖3.8所示。圖3.8添加管腳要注意連線時四條線不能接入同一個點上，原理圖畫完后要CheckandSave看有沒有漏接的情況。如圖3.9所示。圖3.9原理圖3.2.2原理圖仿真結(jié)果與分析復制之前生成的Schmidt原理圖改名為Schmidt1，然后打開Schmidt1原理圖，添加激勵源，按I鍵，選擇analogLib庫，在庫中選擇需要的激勵源vsource，按Q調(diào)節(jié)屬性。原理圖如圖3.10所示。圖3.10添加激勵源后的原理圖原理圖調(diào)整完畢后，點擊Tools→AnalogEnvironment，出現(xiàn)ADE仿真窗口[22]。開始配置仿真環(huán)境，在Setup菜單中Modellibrary添加模擬庫文件，在Analyses的Choose中選擇瞬態(tài)仿真,輸入仿真持續(xù)時間5μs或進行直流分析。在Outputs菜單中，ToBePlotted-SelectonSchematic后使用鼠標去選中原理圖中的in、out及其它所需仿真的線作為監(jiān)視器監(jiān)視的對象，點擊OK，下方Outputs處對輸出端口進行雙擊修改輸出為顯示狀態(tài)即可。在Session菜單中，Options窗口中WaveformTool選擇AWD，點擊OK。最后在Simulation菜單中選擇NetlistandRun，開始進行仿真，ADE仿真窗口如圖3.11所示。圖3.11ADE仿真窗口若報錯信息為產(chǎn)生網(wǎng)表失敗，則需要對原理圖進行保存并驗證操作，方可解決問題。檢查是否已經(jīng)選擇監(jiān)視器輸出波形。錯誤修改完成之后重新進行NetlistandRun操作，直到ADE運行正常，彈出仿真窗口。波形如圖3.12所示。圖3.12仿真波形3.3本章小結(jié)本章在集成電路設(shè)計環(huán)境下繪制了施密特觸發(fā)器電路的原理圖，進行了仿真分析和驗證，由圖3.12可知，信號在經(jīng)過施密特觸發(fā)電路時出現(xiàn)了雜波，在整形級時將雜波進行了整形，是輸出信號變得規(guī)整。由此可見上述設(shè)計的電路原理圖符合設(shè)計要求。

第4章施密特觸發(fā)器版圖實現(xiàn)隨著超大規(guī)模集成電路芯片集成度的不斷提高，需要進行驗證的項目也越來越多[23]。版圖的繪制需要選擇必要的軟件進行操作，本設(shè)計所用的軟件為Cadence的virtuoso虛擬機，由于此前用該軟件繪制過版圖，因此本設(shè)計中也會繼續(xù)使用這一軟件。只有驗證通過無誤后方可進行下一步的流片。Calibre在CadenceVirtuosoLayoutEditor工具菜單中可以即時調(diào)用、能夠快速的看出哪里有錯誤，并進行定位修改，是集成電路物理驗證中必不可少的工具[24]。它可以在提高驗證速度的同時還能優(yōu)化重復設(shè)計層次化[25]。4.1版圖設(shè)計版圖設(shè)計是集成電路從設(shè)計到制作完成的主要途徑，此過程在布局、布線、以及尺寸確定上都有嚴格的規(guī)定，要達到電路各種功能、性能以及相關(guān)的要求[26]。施密特觸發(fā)器版圖如圖4.1所示。圖4.1施密特觸發(fā)器版圖4.2施密特觸發(fā)器版圖DRC驗證本章針對施密特觸發(fā)器進行了版圖的設(shè)計，依據(jù)180nm的DesignRule進行了施密特觸發(fā)器的版圖設(shè)計和驗證[27]。DRC驗證是根據(jù)工藝廠商提供的設(shè)計規(guī)則文件來檢查自己的版圖是否符合廠商的要求。繪制版圖不能剛開始就什么都不管亂畫一通僅僅依靠最終的DRC來查錯，這會使最后驗證時出現(xiàn)成百上千個錯誤，最后修改線寬或各層次間距時錯誤太多而無從下手。最好的做法是在繪制版圖前將DesignRule看一遍，知道最小間距，最小線寬等，減少DRC的出錯個數(shù)。首先要生成GDS文件。在CIW窗口選File-Export-StreamOut，從LibraryBrowser中選擇所要導出的版圖，在OutputFile中填寫所繪制版圖的名字，并以.gds結(jié)尾，點擊OK，生成GDS文件。如圖4.2所示。圖4.2StreamOut窗口(2)打開施密特觸發(fā)器版圖，點擊Calibre→RunDRC，Rules模塊中選擇calibre.drc文件，DRCRunDirectory欄選擇路徑來存放運行過程中產(chǎn)生的中間文件，避免默認存放在當前路徑下的文件過多顯得很亂。Inputs模塊中l(wèi)ayoutfile選擇之前生成的GDS文件，然后點擊RunDRC，開始DRC驗證。如圖4.3所示。圖4.3DRC驗證窗口(3)彈出DRC驗證的結(jié)果，可以根據(jù)提示的錯誤進行修改，每次修改完后需要將版圖保存，重新生成GDS文件，然后重新運行DRC查看結(jié)果，重復上述操作，直到最終DRC通過。如圖4.4所示。最終剩下density錯誤，可以最后在TOP層添加金屬達到最終的要求。圖4.4施密特觸發(fā)器DRC驗證4.3施密特觸發(fā)器版圖LVS驗證LVS主要是為了檢查手工繪制的版圖與電路圖的內(nèi)容是否完全相同。由于電路圖在前端已經(jīng)進行了仿真，器件的類型，尺寸以及連接關(guān)系都已經(jīng)確定，因此有必要將繪制的版圖與電路圖進行比較，來檢查它們的的器件類型、器件尺寸、連接關(guān)系是否相同，是否存在短路、端口數(shù)和器件數(shù)不一致的問題。因此LVS驗證對版圖設(shè)計來說是非常必要的[28]。(1)生成網(wǎng)表文件，在CIW中點擊CDLOut打開生成該文件的界面，點擊LibraryBrowser選擇需要生成網(wǎng)表的原理圖，NetlistingMode欄選擇生成數(shù)字網(wǎng)表還是模擬網(wǎng)表，OutputFile填入由原理圖所生成網(wǎng)表的名字，RunDirectory中填入“.”將生成的網(wǎng)表放在當前路徑下，填寫完成后，點擊OK[29]，如圖4.5所示。圖4.5生成網(wǎng)表文件當彈出窗口顯示已經(jīng)生成成功，則代表生成網(wǎng)表成功，如圖4.6[21]。圖4.6網(wǎng)表生成成功打開施密特觸發(fā)器版圖，點擊Calibre→RunLVS，Rules模塊中選擇LVS的驗