數(shù)字系統(tǒng)設(shè)計 - 組合邏輯

組合邏輯22015ZDMC–Lec.#3復(fù)習(xí)邏輯化簡卡諾圖本節(jié)內(nèi)容組合電路概念組合電路設(shè)計方法組合電路模塊：編碼器和譯碼器32015ZDMC–Lec.#3基本公式根據(jù)與、或、非的定義，得布爾恒等式序號公式序號公式10

1′

=0;0′=110

A=0111+A=121A=A120+A=A3AA=A13A+A=A4AA′=014A+A′=15AB=BA15A+B=B+A6A(BC)=(AB)C16A+(B+C)=(A+B)+C7A(B+C)=AB+AC17A+BC=(A+B)(A+C)8(AB)′=A′+B′18(A+B)′=A′B′9(A′)′=A證明方法：推演真值表復(fù)習(xí)42015ZDMC–Lec.#3最小項的編號最小項取值對應(yīng)編號ABC十進(jìn)制數(shù)0000m00011m10102m20113m31004m41015m51106m61117m7復(fù)習(xí)52015ZDMC–Lec.#3最大項的編號最大項取值對應(yīng)編號ABC十進(jìn)制數(shù)1117M71106M61015M51004M40113M30102M20011M10000M0復(fù)習(xí)62015ZDMC–Lec.#3卡諾圖化簡法邏輯函數(shù)的卡諾圖表示法實質(zhì)：將邏輯函數(shù)的最小項之和的以圖形的方式表示出來以2n個小方塊分別代表n變量的所有最小項，并將它們排列成矩陣，而且使幾何位置相鄰的兩個最小項在邏輯上也是相鄰的（只有一個變量不同），就得到表示n變量全部最小項的卡諾圖。復(fù)習(xí)72015ZDMC–Lec.#3表示最小項的卡諾圖兩變量卡諾圖四變量的卡諾圖復(fù)習(xí)三變量的卡諾圖82015ZDMC–Lec.#3

用卡諾圖化簡函數(shù)依據(jù)：具有相鄰性的最小項可合并，消去不同因子。在卡諾圖中，最小項的相鄰性可以從圖形中直觀地反映出來。合并最小項的原則：兩個相鄰最小項可合并為一項，消去一對因子四個排成矩形的相鄰最小項可合并為一項，消去兩對因子八個相鄰最小項可合并為一項，消去三對因子復(fù)習(xí)3-bitBinary和格雷碼（Graycode）92015ZDMC–Lec.#3102015ZDMC–Lec.#3112015ZDMC–Lec.#3組合邏輯的內(nèi)容組合電路的設(shè)計步驟基本組合電路單元編碼器Encoder譯碼器Decoder選擇器Multiplexer比較器Comparator加法器Adder乘法器Multiplier（*可選）電路HDL描述122015ZDMC–Lec.#3組合邏輯電路的特點

功能

電路結(jié)構(gòu)邏輯功能的描述任意時刻的輸出僅取決于該時刻的輸入,沒有反饋不含存儲單元組合邏輯電路組合邏輯電路的框圖132015ZDMC–Lec.#3一、邏輯抽象分析因果關(guān)系，確定輸入/輸出變量定義邏輯狀態(tài)的含意（賦值）列出定義輸出和輸入之間關(guān)系的真值表二、寫出函數(shù)的最簡表達(dá)式寫出每個輸出為1的乘積項寫出乘積項之和簡化邏輯表達(dá)式三、用邏輯門電路或集成電路模塊實現(xiàn)表達(dá)式組合邏輯電路的設(shè)計方法142015ZDMC–Lec.#3設(shè)計舉例設(shè)計一個監(jiān)視交通信號燈狀態(tài)的邏輯電路如果信號燈出現(xiàn)故障，Z為1RAGZ152015ZDMC–Lec.#3設(shè)計舉例1.抽象輸入變量:

紅（R）、黃（A）、綠（G）輸出變量：故障信號（Z）2.寫出邏輯表達(dá)式輸入變量輸出RAGZ00010010010001111000101111011111162015ZDMC–Lec.#3設(shè)計舉例化簡3.畫出邏輯圖172015ZDMC–Lec.#3編碼器編碼：將輸入的每個高/低電平信號變成一個對應(yīng)的二進(jìn)制代碼普通編碼器優(yōu)先編碼器182015ZDMC–Lec.#3普通編碼器特點：任何時刻只允許輸入一個編碼信號。例：3位二進(jìn)制普通編碼器輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111192015ZDMC–Lec.#3利用無關(guān)項化簡任何時候只有一個輸入時激活的，或有兩個輸入同時激活，則輸入就會產(chǎn)生一個沒有定義的組合。對于這個不確定因素，編碼器必須建立優(yōu)先機(jī)制，使得只有一個輸出被編碼。202015ZDMC–Lec.#3優(yōu)先編碼器特點：允許同時輸入兩個以上的編碼信號，但只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。例：8線-3線優(yōu)先編碼器（設(shè)I7優(yōu)先權(quán)最高…I0優(yōu)先權(quán)最低）輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000212015ZDMC–Lec.#3低電平實例：

74HC148222015ZDMC–Lec.#3選通信號選通信號232015ZDMC–Lec.#3附

加

輸

出

信

號為0時，電路工作無編碼輸入為0時，電路工作有編碼輸入242015ZDMC–Lec.#3輸入輸出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110252015ZDMC–Lec.#3狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)附加輸出信號的狀態(tài)及含義262015ZDMC–Lec.#3控制端擴(kuò)展功能舉例例： 用兩片8線-3線優(yōu)先編碼器

16線-4線優(yōu)先編碼器其中，的優(yōu)先權(quán)最高···272015ZDMC–Lec.#3狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)282015ZDMC–Lec.#3第一片為高優(yōu)先權(quán)只有(1)無編碼輸入時，(2)才允許工作第(1)片時表示對的編碼低3位輸出應(yīng)是兩片的輸出的“或”292015ZDMC–Lec.#3302015ZDMC–Lec.#3譯碼器譯碼：將每個輸入的二進(jìn)制代碼譯成對應(yīng)的輸出高、低電平信號。常用的有：二進(jìn)制譯碼器，二-十進(jìn)制譯碼器，顯示譯碼器等一、二進(jìn)制譯碼器例：3線—8線譯碼器輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000312015ZDMC–Lec.#3真值表邏輯表達(dá)式輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000322015ZDMC–Lec.#3集成譯碼器實例：74HC138低電平輸出附加控制端332015ZDMC–Lec.#374HC138的功能表輸入輸出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111342015ZDMC–Lec.#3利用附加控制端進(jìn)行擴(kuò)展例:用74HC138（3線—8線譯碼器）

4線—16線譯碼器352015ZDMC–Lec.#3D3=1D3=0362015ZDMC–Lec.#3二—十進(jìn)制譯碼器將輸入BCD碼的10個代碼譯成10個高、低電平的輸出信號

BCD碼以外的偽碼，輸出均無低電平信號產(chǎn)生74HC42372015ZDMC–Lec.#3用譯碼器設(shè)計組合邏輯電路1.基本原理

3位二進(jìn)制譯碼器給出3變量的全部最