數(shù)字系統(tǒng)設(shè)計 - 觸發(fā)器和時序電路分析

觸發(fā)器和時序電路分析NANDLatch(a)NANDlatch;(b)functiontable.2ZDMC復(fù)習(xí)NORGateLatch(a)NORgatelatch(b)functiontable(c)simplifiedblocksymbol3ZDMC復(fù)習(xí)4ZDMCMaster-SlaveStructureBreakflowbyalternatingclocks(likeanair-lock)UsepositiveclocktolatchinputsintooneR-SlatchUsenegativeclocktochangeoutputswithanotherR-SlatchViewpairasonebasicunitmaster-slaveflip-floptwiceasmuchlogicoutputchangesafewgatedelaysafterthefallingedgeofclockbutdoesnotaffectanycascadedflip-flopsmasterstageslavestagePP'CLKRSQQ'RSQQ'RS復(fù)習(xí)5ZDMC脈沖觸發(fā)的觸發(fā)器一、電路結(jié)構(gòu)與工作原理提高可靠性，要求每個CLK周期輸出狀態(tài)只能改變1次6ZDMCXXXX0000001110011011010001101101*1111*1.主從SR觸發(fā)器（1）clk=1時，“主”按S,R翻轉(zhuǎn)，“從”保持；（2）clk下降沿到達時，“主”保持，“從”根據(jù)“主”的狀態(tài)翻轉(zhuǎn)。所以每個clk周期，輸出狀態(tài)只可能改變一次。7ZDMC

J

KQ’主從SRQQQ’CLK2.主從JK觸發(fā)器為解除約束，即使出現(xiàn)S=R=1的情況下，Q*也是確定的。8ZDMC

J主從SR

KQQ’QQ’CLK(1)若J=1,K=0,clk=1時Q*=1,主保持1；Q*=0，主=1；當(dāng)clk

后，從=1(2)若J=0,K=1,clk=1時Q*=1,主=0；Q*=0，主保持0；當(dāng)clk

后，從=0主從JK觸發(fā)器分析(3)若J=K=0,clk=1時Q*=1,主保持；Q*=0，主保持；當(dāng)clk

后，從保持(4)J=K=1,clk=1時若Q*=1,則主置0；若Q*=0，則主置1；當(dāng)clk

后，從=(Q*)’9ZDMC(5)列出真值表XXXX00000011100110110100011011011110XXXX0000001110011011010001101101*1111*主從SR

J

KQQ’QQ’CLK10ZDMC主從SR

J

KQQ’QQ’CLK脈沖觸發(fā)的觸發(fā)器脈沖觸發(fā)方式的動作特點分兩步動作：第一步clk=1時，主接收信號，從保持；第二步clk下降沿到達后，從按主狀態(tài)翻轉(zhuǎn)；輸出狀態(tài)只能改變一次。主從SR，主為同步SR，clk=1的全部時間里輸入信號對主都起控制作用；但主從JK在clk高電平期間，主只可能翻轉(zhuǎn)一次。在clk=1期間里輸入發(fā)生變化時，要找出clk下降沿前Q’最后的狀態(tài)，決定Q*的狀態(tài)。Q=0時，只允許J=1的信號進入主觸發(fā)器Q=1時，只允許K=1的信號進入主觸發(fā)器11ZDMCQDClk=1RS0D’0D’DQ’negativeedge-triggeredD

flip-flop(D-FF)4-5gatedelaysmustrespectsetupandholdtime

constraintstosuccessfully

captureinputcharacteristicequation

Q(t+1)=DholdsD'whenclockgoeslowholdsDwhen

clockgoeslowEdge-TriggeredFlip-FlopsMoreefficientsolution:only6gatessensitivetoinputsonlynearedgeofclocksignal(notwhilehigh)復(fù)習(xí)12ZDMCpositiveedge-triggeredFFnegativeedge-triggeredFFDCLKQposQpos'QnegQneg'100Edge-TriggeredFlip-Flops(cont’d)Positiveedge-triggeredInputssampledonrisingedge;outputschangeafterrisingedgeNegativeedge-triggeredflip-flopsInputssampledonfallingedge;outputschangeafterfallingedge復(fù)習(xí)13ZDMCNegativeEdgeTriggerFFinVerilogmoduled_ff(q,q_bar,data,clk);inputdata,clk;outputq,q_bar;regq;assignq_bar=~q;always@(negedgeclk)beginq<=data;endendmodule復(fù)習(xí)14ZDMCbehavioristhesameunlessinputchangeswhiletheclockishighD QCLKpositive

edge-triggered

flip-flopD QGCLKtransparent

(level-sensitive)

latchDCLKQedgeQlatchComparisonofLatchesandFlip-Flops復(fù)習(xí)15ZDMCThereisatiming"window"aroundtheclockingeventduringwhichtheinputmustremainstableandunchangedinordertoberecognizedclockdatachangingstableinputclockTsuThclockdataDQDQTimingMethodologies(cont’d)Definitionoftermsclock:periodicevent,causesstateofmemoryelementtochange;canberisingorfallingedge,orhighorlowlevelsetuptime:minimumtimebeforetheclockingeventbywhichtheinputmustbestable(Tsu)holdtime:minimumtimeaftertheclockingeventuntilwhichtheinputmustremainstable(Th)復(fù)習(xí)16ZDMCINQ0Q1CLK100CascadingEdge-triggeredFlip-FlopsShiftregisterNewvaluegoesintofirststageWhilepreviousvalueoffirststagegoesintosecondstageConsidersetup/hold/propagationdelays(propmustbe>hold)CLKINQ0Q1DQDQOUT復(fù)習(xí)17ZDMC觸發(fā)器Flip-Flop分類邏輯功能分類RS鎖存器JK觸發(fā)器T觸發(fā)器D觸發(fā)器邏輯功能指按觸發(fā)器的次態(tài)和現(xiàn)態(tài)及輸入信號之間的邏輯關(guān)系.特性表特性方程狀態(tài)轉(zhuǎn)換圖復(fù)習(xí)18ZDMCRS鎖存器特性方程Qn+1=S+R’QnRSLatch的狀態(tài)轉(zhuǎn)換圖特性表/真值表01S=1,R=0S=0,R=1S=X,R=0S=0,R=XSRQnQn+1000000110100

01101001101111001110保持復(fù)位置位不定復(fù)習(xí)19ZDMCJK觸發(fā)器特性方程:Qn+1=JQn’+K’QnJKFF的狀態(tài)轉(zhuǎn)換圖特性表/真值表01J=1,K=XJ=X,K=1J=X,K=0J=0,K=XJKQnQn+1000000110100

01101001101111011110保持復(fù)位置位翻轉(zhuǎn)復(fù)習(xí)20ZDMCT觸發(fā)器特性方程:Qn+1=TQn’+T’QnTFF的狀態(tài)轉(zhuǎn)換圖特性表/真值表T’觸發(fā)器：T=1,Qn+1=Qn’01T=1T=1T=0T=0TQnQn+1000011101

110

保持翻轉(zhuǎn)JK觸發(fā)器的兩個輸入端連在一起作為T端，可以構(gòu)成TFlip-flop復(fù)習(xí)21ZDMCD觸發(fā)器特性方程:Qn+1=DDFF的狀態(tài)轉(zhuǎn)換圖特性表/真值表01D=1D=1D=1D=0DQnQn+1000010101

111

resetset復(fù)習(xí)22ZDMC本講內(nèi)容同步時序電路分析方法23ZDMC時序邏輯電路時序電路通常包含組合電路和存儲電路兩部分。存儲電路的輸出狀態(tài)反饋到組合電路的輸入端，與輸入信號一起，共同決定組合邏輯電路的輸出。任一時刻的輸出信號不僅取決于當(dāng)時的輸入信號，還取決于電路原來的狀態(tài)（與以前的輸入有關(guān)）。組合邏輯電路存儲電路輸出方程Yi驅(qū)動方程Zi狀態(tài)方程Qi輸入Xi時序電路的結(jié)構(gòu)框圖24ZDMC時序電路分類同步時序電路所有觸發(fā)器狀態(tài)的變化都是在同一個時鐘信號下同時發(fā)生。異步時序電路觸發(fā)器狀態(tài)的變化不是同時發(fā)生的。25ZDMCFSM:有限狀態(tài)機采用輸入信號和電路狀態(tài)的邏輯函數(shù)去描述時序電路邏輯功能的方法Mealy型輸出信號取決于存儲電路狀態(tài)和輸入變量Moore型輸出只是存儲電路現(xiàn)態(tài)的函數(shù)輸出與時鐘同步inputsMooreoutputsMealyoutputsnextstatecurrentstatecombinationallogiccombinationallogic26ZDMC同步時序電路分析方法目的是找出電路狀態(tài)和輸出信號的變換規(guī)律，指出其邏輯功能時序電路求激勵方程和輸出方程由特征方程求狀態(tài)方程求狀態(tài)表畫狀態(tài)圖畫波形圖功能描述27ZDMC同步時序電路分析例DclkQQ’DclkQQ’xAA’BB’y狀態(tài)方程:An+1=Ax+BxBn+1=A’x狀態(tài)方程是確定觸發(fā)器狀態(tài)轉(zhuǎn)移條件的表達式28ZDMC同步時序電路分析例（續(xù)）輸出方程y=(A+B)x’DclkQQ’DclkQQ’xAA’BB’y29ZDMC狀態(tài)表描述/狀態(tài)圖

現(xiàn)態(tài)輸入次態(tài)輸出ABxAn+1Bn+1Y000000001010010001

011110100001101100110001111100

現(xiàn)態(tài)次態(tài)輸出x=0x=1x=0x=1ABAB

AB

Y0000010001001110100010101100101000100111ABx/y0/00/11/01/00/11/00/11/0狀態(tài)圖30ZDMC由JK觸發(fā)器構(gòu)成的時序電路分析對D觸發(fā)器,狀態(tài)方程與輸入方程一致。JK/T觸發(fā)器,參考對應(yīng)的特性表或特性方程來得到次態(tài)值。把觸發(fā)器輸入方程表示成現(xiàn)態(tài)和輸入變量的函數(shù)。列出每個輸入方程的二進制數(shù)值。利用對應(yīng)觸發(fā)器的特性表確定狀態(tài)表中的次態(tài)值。31ZDMCJKFF構(gòu)成的時序電路分析AJKFF輸入方程JA=BKA=Bx’JB=x’KB=A’x+Ax’JKJKCLKxB32ZDMCJKFF構(gòu)成的時序電路分析(續(xù))把觸發(fā)器的輸入方程表示成現(xiàn)態(tài)和輸入變量的函數(shù)。將輸入方程代入到觸發(fā)器的特性方程中，得到狀態(tài)方程。使用對應(yīng)的狀態(tài)方程確定狀態(tài)表中的次態(tài)。

現(xiàn)態(tài)輸入次態(tài)觸發(fā)器輸入ABxAB

JAKAJBKB000010010001000001010111110

011101001100110011101100000110001111111110000

JKFF特性方程:Qn+1=JQn’+K’Qn

JKFF輸入方程:JA=BKA=Bx’JB=x’KB=A’x+Ax’

狀態(tài)方程:An+1=A’B+AB’+AXBn+1=B’x’+ABx+A’Bx’JKJKCLKxB33ZDMCJKFF構(gòu)成的時序電路分析(續(xù))0011011001000111狀態(tài)圖

現(xiàn)態(tài)輸入次態(tài)觸發(fā)器輸入ABxAB

JAKAJBKB00001001