數(shù)字電子技術 第五章 觸發(fā)器

第五章觸發(fā)器(flip-flop)本次課主要內容概述SR鎖存器電平觸發(fā)的觸發(fā)器脈沖觸發(fā)的觸發(fā)器邊沿觸發(fā)的觸發(fā)器數(shù)字電子技術5.1

概述定義:能夠存儲1位二值信號的基本單元電路稱為觸發(fā)器（flip-flop）。

特點:具有兩個能自行保持的穩(wěn)定狀態(tài)狀態(tài)0，表示存儲數(shù)據(jù)“0”。狀態(tài)1，表示存儲數(shù)據(jù)“1”。根據(jù)不同的輸入信號可以置成1或0狀態(tài)。分類

按電路結構分類：基本SR

觸發(fā)器(SR鎖存器)—S-Rlatch

同步SR觸發(fā)器—GatedS-Rlatch

主從結構觸發(fā)器—Master-slaveflip-flopCMOS邊沿觸發(fā)器—Edge-triggeredflip-flop……分類

按觸發(fā)方式分類：電平觸發(fā)脈沖觸發(fā)邊沿觸發(fā)

按邏輯功能分類：

邏輯功能(logicfunction)是指觸發(fā)器狀態(tài)隨輸入信號變化的規(guī)律。

SR觸發(fā)器(S-Rflip-flop)JK觸發(fā)器(J-Kflip-flop)T觸發(fā)器(Tflip-flop)

T′

觸發(fā)器(Tflip-flop)D觸發(fā)器(Dflip-flop)分類分類

按存儲數(shù)據(jù)的原理不同：靜態(tài)觸發(fā)器

(staticflip-flops,利用電路狀態(tài)的自鎖存儲數(shù)據(jù)

)

動態(tài)觸發(fā)器

(dynamicflip-flop,利用MOS管柵極輸入電容上存儲電荷來存儲數(shù)據(jù))5.2SR鎖存器(基本SR觸發(fā)器)一、電路結構與工作原理0000001110011011010001101100①1110①①S-R鎖存器的另一種結構用與非門構成的S-R鎖存器(S-Rlatch)

電路結構圖形符號

Q

SR低電平有效由“與非”門構成的S-R鎖存器的特性表QQ*說明1100保持11110101置101111000置010100001*無效0011*

輸入信號在全部作用時間里（即SD或RD為1的全部時間），都能直接改變輸出端Q和的狀態(tài)，這就是SR鎖存器的動作特點。SR鎖存器動作特點二、動作特點例：5.3電平觸發(fā)的觸發(fā)器

（同步S-R觸發(fā)器）5.3電平觸發(fā)的觸發(fā)器（同步S-R觸發(fā)器）一、電路結構與工作原理0XX000XX1110000100111100111011101001011011101*11111*帶異步置位、復位端的電平觸發(fā)SR觸發(fā)器（1）只有當CLK變?yōu)橛行щ娖綍r，觸發(fā)器才能接受輸入信號，并按輸入信號將觸發(fā)器置為相應的狀態(tài)；（2）在CLK＝1的全部時間里，S和R的變化都將引起觸發(fā)器輸出端狀態(tài)的改變。電平觸發(fā)方式的動作特點二、動作特點D觸發(fā)器0XX000XX1110000100111100111011101001011011101*11111*5.4脈沖觸發(fā)的觸發(fā)器一、電路結構與工作原理提高可靠性，要求每個CLK周期輸出狀態(tài)只能改變1次XXXX0000001110011011010001101101*1111*

觸發(fā)器的電路結構與動作特點主從SR

觸發(fā)器

(Master-SlaveSRFlip-Flop)

在CLK

的一個變化周期中觸發(fā)器輸出端的狀態(tài)只可能翻轉一次。CPCLK=1時，主觸發(fā)器根據(jù)S和R的狀態(tài)翻轉，而從觸發(fā)器保持原有狀態(tài)不變CLK=0時，主觸發(fā)器的狀態(tài)不再改變，從觸發(fā)器按照與主觸發(fā)器相同的狀態(tài)翻轉

觸發(fā)器的電路結構與動作特點延遲輸出圖形符號主從SR

觸發(fā)器

(Master-SlaveSRFlip-Flop)主從SR

觸發(fā)器

(Master-SlaveSRFlip-Flop)[例4.2.3]在圖4.2.8的主從RS觸發(fā)器電路中，若CP、S和R的電壓波形如下圖所示，試求Q和端的電壓波形。設觸發(fā)器的初始狀態(tài)為Q＝0。

觸發(fā)器的電路結構與動作特點[例4.2.3]置1置0置1保持置0置1保持置0主觸發(fā)器的狀態(tài)變化

觸發(fā)器的電路結構與動作特點[例4.2.3]置1置0置1置1置0置0從觸發(fā)器的狀態(tài)變化JKQ’主從SRQQQ’CLKJ主從SRKQQ’QQ’CLK(5)列出真值表XXXX00000011100110110100011011011110XXXX0000001110011011010001101101*1111*主從SRJKQQ’QQ’CLK

觸發(fā)器的電路結構與動作特點主從結構JK觸發(fā)器

(Master-SlaveJKFlip-Flop)具有多輸入端的主從JK觸發(fā)器二、脈沖觸發(fā)方式的動作特點主從SRJKQQ’QmQm’CLK觸發(fā)器的觸發(fā)方式

研究翻轉時間與時鐘脈沖之間的關系。分類

電平觸發(fā)方式(voltage-triggeredmode)

脈沖觸發(fā)方式(pulse-triggeredmode)

邊沿觸發(fā)方式(edge-triggeredmode

)觸發(fā)器的觸發(fā)方式電平觸發(fā)方式(voltage-triggeredmode)電平觸發(fā)高電平觸發(fā)high-voltage-triggered

低電平觸發(fā)low-voltage-triggeredCP＝1期間翻轉CP＝0期間翻轉電平觸發(fā)方式(voltage-triggeredmode)特點：（1）結構簡單，速度快。（2）只要CP=1存在就可以翻轉，所以容易造成空翻。觸發(fā)器的觸發(fā)方式脈沖觸發(fā)方式(pulse-triggeredmode)

翻轉過程觸發(fā)器的觸發(fā)方式上升沿，主觸發(fā)器根據(jù)輸入端的狀態(tài)翻轉下降沿，主觸發(fā)器的輸出傳遞到從觸發(fā)器，翻轉完成CP=1期間，輸入端的信號不容改變脈沖觸發(fā)方式(pulse-triggeredmode)

觸發(fā)器的觸發(fā)方式翻轉過程下降沿，主觸發(fā)器根據(jù)輸入端的狀態(tài)翻轉上升沿，主觸發(fā)器的輸出傳遞到從觸發(fā)器，翻轉完成CP=0期間，輸入端信號不容改變脈沖觸發(fā)方式(pulse-triggeredmode)特點：（1）在CP的一個變化周期中觸發(fā)器輸出端的狀態(tài)只可能翻轉一次。（2）抗干擾能力差。觸發(fā)器的觸發(fā)方式返回5.5邊沿觸發(fā)的觸發(fā)器為了提高可靠性，增強抗干擾能力，希望觸發(fā)器的次態(tài)僅取決于CLK的下降沿（或上升沿）到來時的輸入信號狀態(tài)，與在此前、后輸入的狀態(tài)沒有關系。用兩個電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器維持阻塞觸發(fā)器用門電路tpd(傳輸延遲時間)的邊沿觸發(fā)器

···一、用兩個電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器用兩個電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器1.利用CMOS傳輸門的邊沿觸發(fā)器XXX0X01X1

二、維持阻塞結構邊沿觸發(fā)器

維持阻塞結構邊沿觸發(fā)器維持阻塞觸發(fā)器

置1維持線置0維持線&G5

&

G6

&&

G1

G2

Q

Q

&

&

G3

G4

S

R

CP

置0阻塞線置1阻塞線工作過程見動畫維持阻塞D觸發(fā)器

011觸發(fā)器的狀態(tài)保持不變。維持阻塞結構的D觸發(fā)器分析:如果CP＝0

維持阻塞結構邊沿觸發(fā)器維持阻塞D觸發(fā)器

如果D=000110110010防止干擾置0維持線置1阻塞線CP

維持阻塞結構邊沿觸發(fā)器維持阻塞D觸發(fā)器

如果

D=10111101010在CP＝1期間，保證G5門輸出不變上升沿觸發(fā)抗干擾能力強置1維持線置0阻塞線CP00在CP＝1期間，保證G4門輸出不變

維持阻塞結構邊沿觸發(fā)器CPDQQ*××Q000010101111×特性表維持阻塞D觸發(fā)器

維持阻塞結構邊沿觸發(fā)器維持阻塞D觸發(fā)器

具有異步置位、復位端和多輸入端的維持阻塞D觸發(fā)器邏輯圖圖形符號異步置位端異步復位端

維持阻塞結構邊沿觸發(fā)器三、利用門電路傳輸延長時間的邊沿觸發(fā)器利用傳輸延遲時間的邊沿觸發(fā)器（自學*）

基本SR觸發(fā)器G3、

G4的傳輸延遲時間大于基本SR觸發(fā)器的翻轉時間邊沿觸發(fā)器的電路結構與動作特點

[例4.2.6]在CMOS邊沿觸發(fā)器電路中，若D端和CP的電壓波形如圖4.2.20所示，試畫出Q端的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q＝0。

觸發(fā)器的觸發(fā)方式

研究翻轉時間與時鐘脈沖之間的關系。分類

電平觸發(fā)方式(voltage-triggeredmode)

脈沖觸發(fā)方式(pulse-triggeredmode)

邊沿觸發(fā)方式(edge-triggeredmode

)觸發(fā)器的觸發(fā)方式電平觸發(fā)方式(voltage-triggeredmode)電平觸發(fā)高電平觸發(fā)high-voltage-triggered

低電平觸發(fā)low-voltage-triggeredCP＝1期間翻轉CP＝0期間翻轉電平觸發(fā)方式(voltage-triggeredmode)特點：（1）結構簡單，速度快。（2）只要CP=1存在就可以翻轉，所以容易造成空翻。觸發(fā)器的觸發(fā)方式脈沖觸發(fā)方式(pulse-triggeredmode)

翻轉過程觸發(fā)器的觸發(fā)方式上升沿，主觸發(fā)器根據(jù)輸入端的狀態(tài)翻轉下降沿，主觸發(fā)器的輸出傳遞到從觸發(fā)器，翻轉完成CP=1期間，輸入端的信號不容改變脈沖觸發(fā)方式(pulse-triggeredmode)

觸發(fā)器的觸發(fā)方式翻轉過程下降沿，主觸發(fā)器根據(jù)輸入端的狀態(tài)翻轉上升沿，主觸發(fā)器的輸出傳遞到從觸發(fā)器，翻轉完成CP=0期間，輸入端信號不容改變脈沖觸發(fā)方式(pulse-triggeredmode)特點：（1）在CP的一個變化周期中觸發(fā)器輸出端的狀態(tài)只可能翻轉一次。（2）抗干擾能力差。觸發(fā)器的觸發(fā)方式返回邊沿觸發(fā)方式(edge-triggeredmode

)

觸發(fā)器的次態(tài)僅僅取決于CP信號下降沿(或上升沿)到達時刻輸入信號的狀態(tài)。而在此之前和之后輸入狀態(tài)的變化對觸發(fā)器的次態(tài)沒有影響。如果翻轉發(fā)生在上升沿就叫“上升沿觸發(fā)”；如果翻轉發(fā)生在下降沿就叫“下降沿觸發(fā)”

。觸發(fā)器的觸發(fā)方式邊沿觸發(fā)方式(edge-triggeredmode

)

上升沿觸發(fā)下降沿觸發(fā)觸發(fā)器的觸發(fā)方式動態(tài)輸入標識（1）在應用觸發(fā)器時，要特別注意觸發(fā)形式，否則很容易造成整個數(shù)字系統(tǒng)工作不正常。（2）邊沿觸發(fā)器抗干擾能力強，且不存在空翻，應用較廣泛。5.6觸發(fā)器的邏輯功能及其描述方法5.6.1觸發(fā)器按邏輯功能的分類 時鐘控制的觸發(fā)器中 由于輸入方式不同（單端，雙端輸入）、次態(tài)（）隨輸入變化的規(guī)則不同

SR觸發(fā)器

JK觸發(fā)器

D觸發(fā)器

T觸發(fā)器

T′觸發(fā)器

…………

一、SR觸發(fā)器1.定義，凡在時鐘信號作用下，具有如下功能的觸發(fā)器稱為SR觸發(fā)器0000001110011011010001101101*1111*二、JK觸發(fā)器1.定義00000011100110110100011011011110三、T觸發(fā)器1.定義：凡在時鐘信號作用下，具有如下功能的觸發(fā)器000011101110T′觸發(fā)器四、D觸發(fā)器1.定義：凡在時鐘信號作用下，具有如下功能的觸發(fā)器000010101111。。。。邏輯功能：是與輸入及在CLK作用后穩(wěn)態(tài)之間的關系（SR,JK,T,D）

電路結構形式：具有不同的動作特點（轉換狀態(tài)的動態(tài)過程）（同步，主從，邊沿）5.6.2觸發(fā)器的電路結構和邏輯功能、觸發(fā)方式之間的關系1、觸發(fā)器的電路結構和邏輯功能的關系維持阻塞結構JK觸發(fā)器（74LS109）的電路圖1、觸發(fā)器的電路結構和邏輯功能的關系利用CMOS傳輸門的JK觸發(fā)器CC4027的電路圖1、觸發(fā)器的電路結構和邏輯功能的關系

觸發(fā)器邏輯功能的轉換——JK觸發(fā)器轉換為SR觸發(fā)器JK邏輯功能：RS邏輯功能：比較得：1、觸發(fā)器的電路結構和邏輯功能的關系觸發(fā)器邏輯功能的轉換——JK觸發(fā)器轉換為T觸發(fā)器JK邏輯功能：T邏輯功能：比較得：2、觸發(fā)器的電路結構和觸發(fā)方式間的關系固定的對應關系觸發(fā)器的應用[例1]：并行數(shù)據(jù)存儲

Q2

并行輸入

存儲

清零

C

并行輸出

Q3

Q1

Q0

DDDD

d3d2

d1

d0

DRF3

F2

F1

F0

觸發(fā)器的應用[例2]：四人搶答電路四人參加比賽，每人一個按鈕，其中最先按下按鈕者，相應的指示燈亮；其他人再按按鈕不起作用。

電路的核心是74LS175芯片，其內部包含了四個D觸發(fā)器，各輸入、輸出以字頭相區(qū)別，管腳圖見下頁。011=1=0005.7觸發(fā)器的動態(tài)特性一、輸入信號寬度tW二、傳輸延遲時間本章小結本章基本要求：1、掌握觸發(fā)器的定義、特點，了解觸發(fā)器的種類及其電路結構。

2、掌握基本SR觸發(fā)器、同步SR觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器的動作特點。

3、掌握SR觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器的邏輯功能和描述方法，熟悉觸發(fā)器之間邏輯功能的轉換原理和方法。2024/10/2180觸發(fā)器應用舉例習題講解2024/10/2181觸發(fā)器的應用[例1]：并行數(shù)據(jù)存儲

Q2

并行輸入

存儲

清零

C

并行輸出

Q3

Q1

Q0

DDDD

d3d2

d1

d0

DRF3

F2

F1

F0

2024/10/2182觸發(fā)器的應用[例2]：四人搶答電路四人參加比賽，每人一個按鈕，其中最先按下按鈕者，相應的指示燈亮；其他人再按按鈕不起作用。

電路的核心是74LS175芯片，其內部包含了四個D觸發(fā)器，各輸入、輸出以字頭相區(qū)別，管腳圖見下頁。2024/10/21832024/10/218402024/10/2185112024/10/2186=1=0002024/10/21875.7觸發(fā)器的動態(tài)特性一、輸入信號寬度tW二、傳輸延遲時間2024/10/2188本章小結本章基本要求：1、掌握觸發(fā)器的定義、特點，了解觸發(fā)器的種類及其電路結構。

2、掌握基本SR觸發(fā)器、同步SR觸發(fā)器、主