EDA技術(shù)項(xiàng)目教程-基于VHDL與FPGA EDA試題期末1

1．填空（30分）（1）VHDL設(shè)計(jì)文件由（）、（）、庫(kù)和（）等部分構(gòu)成，其中（）和（）可以構(gòu)成最基本的VHDL程序。（2）在VHDL中最常用的庫(kù)是（）標(biāo)準(zhǔn)庫(kù)。（3）VHDL的結(jié)構(gòu)體用來描述設(shè)計(jì)實(shí)體的（）和（），是外界看不到的部分。（4）在VHDL的端口聲明語(yǔ)句中，端口方向包括（）、（）、（）和（）。（5）VHDL的字符是以（）括起來的數(shù)字、字母或符號(hào)。（6）VHDL的標(biāo)識(shí)符名必須以（），后跟若干字母、數(shù)字或單個(gè)下劃線構(gòu)成。（7）VHDL的數(shù)據(jù)對(duì)象包括（）、（）和（），用來存放各種類型的數(shù)據(jù)。（8）VHDL的變量是一個(gè)（），只能在進(jìn)程、函數(shù)和過程中聲明和使用。（9）（）是從多路輸入數(shù)據(jù)中選擇一路送至輸出端的邏輯功能部件，是一種多輸入、單輸出的組合邏輯電路。（10）在數(shù)字電路中，需要將具有某種特定含義的信號(hào)變成代碼，利用代碼表示具有特定含義對(duì)象的過程，稱為（）。編碼器分為（）和（）兩類。（11）在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由（）語(yǔ)句組成的。A．順序B．并行C．順序或并行D．任何（12）在VHDL的進(jìn)程語(yǔ)句中，不能在敏感信號(hào)表列出的是電路的（）信號(hào)。A．輸入B．時(shí)鐘C．輸出D．輸入或輸出（13）進(jìn)程的說明部分定義該進(jìn)程所需的局部數(shù)據(jù)環(huán)境，不能定義（）。A．常量B．信號(hào)C．子程序D．變量（14）進(jìn)程的順序語(yǔ)句部分不能包含（）語(yǔ)句。A．條件信號(hào)賦值語(yǔ)句B．IF語(yǔ)句C．變量賦值語(yǔ)句D．CASE語(yǔ)句（15）在VHDL的CASE語(yǔ)句中，條件語(yǔ)句中的“=>”不是操作符，只相當(dāng)于（）的作用。A．IFB．THENC．ANDD．OR2．單項(xiàng)選擇（10分）（1）VHDL的設(shè)計(jì)實(shí)體可以被高層次的系統(tǒng)（），成為系統(tǒng)的一部分。A．輸入B．輸出C．仿真D．調(diào)用（2）VHDL的實(shí)體聲明部分用來指定設(shè)計(jì)單元的（）。A．輸入端口B．輸出端口C．管腳D．以上均可（3）VHDL的WORK庫(kù)是用戶設(shè)計(jì)的現(xiàn)行工作庫(kù)，用于存放（）的工程項(xiàng)目。A．用戶自己設(shè)計(jì)B．公共程序C．共享數(shù)據(jù)D．圖形文件（4）在VHDL的端口聲明語(yǔ)句中，用（）聲明端口為具有回讀功能的輸出方向。A．INB．OUTC．INOUTD．BUFFER（5）在VHDL中，（）的數(shù)據(jù)傳輸不是立即發(fā)生的，賦值需要一定的延時(shí)時(shí)間。A．信號(hào)B．變量C．常量D．變量（6）在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以匯集在（）中。A．設(shè)計(jì)實(shí)體B．子程序C．結(jié)構(gòu)體D．包（7）在VHDL中，目標(biāo)變量的賦值符號(hào)是（）。A．=：B．=C．：=D．<=（8）在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位數(shù)據(jù)STD_LOGIC有（）種邏輯值。A．4B．7C．8D．（9）在VHDL中，定義信號(hào)名時(shí)可以用（）符號(hào)為信號(hào)賦初值。A．=：B．=C．：=D．<=（10）在VHDL的并行語(yǔ)句之間，可以用（）來傳遞信息。A．變量B．信號(hào)C．常量D．變量或信號(hào)3．簡(jiǎn)答（10分）（1）怎樣使用庫(kù)及庫(kù)內(nèi)的程序包？列舉出三種常用的程序包。（2）BIT類型數(shù)據(jù)與STD_LOGIC類型數(shù)據(jù)有什么區(qū)別？（3）為什么實(shí)體中定義的整數(shù)類型通常要加上一個(gè)范圍限制？4．改正程序中的錯(cuò)誤（10分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USESTD_LOGIC_UNSIGNED.ALL;ENTITYExe_8IS；PORT(CLK:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0)；ENDExe_8;ARCHITECTUREaOFExeISBEGINProcess(CLK)VARIABLEQTEMP:STD_LOGIC_VECTOR(6UP0);BEGINIFCLK'EVENTANDCLK='1'THENQTEMP:=QTEMP+1;ENDIF;Q<=QTEMP;ENDPROCESS;ENDa;5．在下面橫線上填上合適的VHDL的語(yǔ)句，完成16位數(shù)據(jù)“四選一”數(shù)據(jù)選擇器的設(shè)計(jì)。（10分）LIBRARYIEEE.USEIEEE.STD_LOGIC_1164.ALL.ENTITYMUX16ISPORT(D0,D1,D2,D3:INSTD_LOGIC_VECTOR(15DOWNTO0);SEL:INSTD_LOGIC_VECTOR(__________DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(15DOWNTO0));END;ARCHITECTUREONEOFMUX16ISBEGINWITH____