數(shù)字電子技術(shù)2022級(jí)學(xué)習(xí)通超星期末考試答案章節(jié)答案2024年

數(shù)字電子技術(shù)(2022級(jí)）學(xué)習(xí)通超星期末考試章節(jié)答案2024年ADC是一類將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的器件，其轉(zhuǎn)換過程一般有四個(gè)步驟，依次是（

）、（

）、（

）、（

）。

答案:取樣；采樣;保持;量化;編碼8位倒T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器，參考電壓VREF=10V，當(dāng)數(shù)字輸入D7~D0為1000_0000時(shí)，輸出電壓為（

）伏。

答案:-5/star3/origin/b6292f1ad1f866a09a2324dd993f7d63.png

答案:與邏輯；G=ABC/ananas/latex/p/1443259

答案:利用卡諾圖化簡法對(duì)邏輯函數(shù)進(jìn)行化簡后，最簡式為/star3/origin/d6ade906cc4bb8405123055731b38572.png

答案:利用反演規(guī)則，可將F(A,B,C）轉(zhuǎn)換為或與式，為/star3/origin/86c61088a6f9090b7c899f6269afdddd.png

答案:錯(cuò)一密室需要安裝入室盜竊告警系統(tǒng)，該密室共有2扇窗子和1扇門，門窗上均安裝有磁性傳感器，正常情況下所有窗子和門都處于關(guān)閉狀態(tài)，傳感器輸出低電平；如果窗子或門被打開，傳感器輸出高電平。試問：使用何種邏輯門可實(shí)現(xiàn)該簡易防盜報(bào)警系統(tǒng)。

答案:或門十進(jìn)制數(shù)473的8421BCD表示為（

）

答案:010001110011十進(jìn)制數(shù)-34的8位二進(jìn)制補(bǔ)碼是（

）

答案:11011110二進(jìn)制數(shù)11011101對(duì)應(yīng)的十進(jìn)制數(shù)是（

）

答案:221/star3/origin/caecd30430ba711d2a8854b2c22d53c3.jpg

答案:8;11010100一個(gè)周期數(shù)字信號(hào)波形的脈沖寬度為25us，周期為100us，該數(shù)字信號(hào)的頻率是（

）KHz，占空比是（

）。

答案:10;25%寫出二進(jìn)制數(shù)-10110的原碼、反碼和補(bǔ)碼

答案:（110110）原

→（101001）反

→（101010）補(bǔ)

將十進(jìn)制數(shù)167.358轉(zhuǎn)換成8421BCD碼和余三BCD碼

答案:8421BCD（000101100111.001101011000）余三碼

（010010011010.011010001011）將二進(jìn)制數(shù)1010001101轉(zhuǎn)換成八進(jìn)制數(shù)和十六進(jìn)制數(shù)分別為：

答案:1215；28D將二進(jìn)制數(shù)11001.01轉(zhuǎn)換成十進(jìn)制數(shù)

答案:25.25將十進(jìn)制數(shù)

54.369轉(zhuǎn)換成二進(jìn)制數(shù)（保留小數(shù)點(diǎn)后5位）

答案:110110.01011/star3/origin/b74d0a6bf9c3af1cd77fc0b18d6f25c9.png

答案:(1)/star3/origin/bab2c882954d291ae2702f5410db03ed.png

答案:

/star3/origin/e22a32628b0cc1fc3d34995b17295c9b.png

答案:ABCD=1101/star3/origin/7033959ef06f38a5acf6d4c7f7b6104f.png

答案:modulehomework(A,B,C,Y);

inputA,B,C;

outputY;

assignY=((~A)&B&C)|((~B)&A&C);endmodule/star3/origin/f5bd0c2fc2a47b18621b96492b9a7e5f.png

答案:moduleEx3_2(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;wireS1,S2,S3;xorU1(S1,A,B);nandU2(S2,Cin,S1);nandU3(S3,A,B);nandU4(Cout,S2,S3);xorU5(Sum,S1,Cin);endmodule已知A

=

2'b01,

a

=

2'b10,B=

4'h1A,

那么C={a,

A,

B}為（

）

答案:8'h9A以下幾個(gè)工程師命名的VerilogHDL中的標(biāo)識(shí)符，符合規(guī)范的是（）

答案:_mycase下列VerilogHDL程序片段，無語法錯(cuò)誤的是（）

答案:if(a>b)begin

out1<=int1;

out2<=int2;endVerilogHDL的程序片段如下：reg[3:0]result;case(rega)16'd0:result=4'b1000;16'd1:result=4'b1001;16'd2:result=4'b1010;16'd3:result=4'b1011;default:

result=4'b0000;endcase如果rega的值為16'b0010，則運(yùn)行程序段后，result的值為（）

答案:4'b1010下列VerilogHDL的常量表示和解釋正確的是（）

答案:4'd24位十進(jìn)制數(shù)/star3/origin/f72a7f7100373ea50c89c56118db4d93.png

答案:xor(Y1,B,A);下列關(guān)于VerilogHDL語言中邏輯數(shù)值說法錯(cuò)誤的是（）

答案:A=4'b101z表示A為4位二進(jìn)制數(shù)，其中最高位的狀態(tài)為高阻態(tài)。三態(tài)門電路能控制數(shù)據(jù)進(jìn)行單向、雙向傳遞。(

)

答案:對(duì)CMOS電路和TTL電路在使用時(shí),不用的管腳可懸空。(

)

答案:錯(cuò)TTL與非門的多余輸入端可以接固定高電平。(

)

答案:對(duì)CMOSOD門(漏極開路門)和TTLOC門(集電極開路門)輸出端可以直接相連,實(shí)現(xiàn)線與。(

)

答案:對(duì)CMOS或非門與TTL或非門的邏輯功能完全相同。(

)

答案:對(duì)/star3/origin/b89c625aa9267b59c38401994c94b147.png

答案:三態(tài)結(jié)構(gòu)的CMOS緩沖門，使能端高電路有效，邏輯表達(dá)式為：Y=A/star3/origin/37b92042d740f91dea191e73f2bed3c6.png

答案:當(dāng)A=1時(shí)，TG1導(dǎo)通，TG2截止，Y=B；當(dāng)A=0時(shí)，TG1截止，TG2導(dǎo)通，Y=B'；/star3/origin/a37c35a164fd08908a90fa5f070928ba.png

答案:高電平有效的三態(tài)反相器/star3/origin/74b566f5f911c2d9cccf18fe4b7029eb.png

答案:或邏輯；G=A+B+C某危險(xiǎn)品保存柜有A、B、C三個(gè)輸入鍵鈕，開鎖Z1和報(bào)警Z2兩個(gè)輸出信號(hào)。當(dāng)A、B、C三鍵同時(shí)按下時(shí)，可以開鎖；當(dāng)A、B、C三鍵都不按下時(shí)，既不開鎖，也不報(bào)警；正常開鎖時(shí)不報(bào)警，其它按鍵操作均報(bào)警。試設(shè)計(jì)該保存柜的開鎖和報(bào)警電路，(1)列出真值表；（2）寫出開鎖信號(hào)Z1和報(bào)警信號(hào)Z2的邏輯表達(dá)式；（3）用與非-與非門實(shí)現(xiàn)，畫出電路圖。

答案:或者/star3/origin/4281a18089afdd929cdd4870a16b158e.png

答案:1）逐級(jí)寫出邏輯表達(dá)式，化簡：2）列出真值表：3）當(dāng)3個(gè)輸入變量A、B、C取值一致時(shí)，輸出Y=1，否則輸出Y=0

所以這個(gè)電路可以判斷3個(gè)輸入變量的取值是否一致，故稱為判一致電路。/star3/origin/70521704b377007fba47f22dbfa372fc.png

答案:1)逐級(jí)寫出邏輯表達(dá)式：2）列出真值表：3）分析邏輯功能：該電路是全加器，Y1是求和位，Y2是進(jìn)位輸出位；A、B看作兩個(gè)一位加數(shù)，C就是來自低位的進(jìn)位組合邏輯電路的特點(diǎn)是：任意時(shí)刻的（

）狀態(tài)僅取決于該時(shí)刻的

（

）狀態(tài)，而與信號(hào)作用前電路的狀態(tài)（

）

。

答案:輸出，輸入，無關(guān)組合邏輯電路的競爭—冒險(xiǎn)是由于(

)引起的。

答案:電路中存在延遲用VerilogHDL設(shè)計(jì)一個(gè)比較電路，當(dāng)輸入的四位二進(jìn)制數(shù)不是8421BCD碼時(shí)，用紅色LED指示；如果輸入的四位二進(jìn)制是8421BCD碼，用綠色LED指示，若輸入的8421BCD碼大于4時(shí)，用藍(lán)色LED指示。

答案:modulecomp(data_in,RED,BLUE,GREEN);input[3:0]data_in;outputregRED,BLUE,GREEN;always@(data_in)beginBLUE=0;RED=0;GREEN=0;if(data_in>9)

RED=1;//NOT8421BCD

elseif(data_in>4)

begin

GREEN=1;BLUE=1;

end

else

GREEN=1;

endendmodule用VerilogHDL設(shè)計(jì)一個(gè)三人表決器，HDL描述方法不限。

答案:moduleVote(A,B,C,L);inputA,B,C;outputL；always@（*）case({A,B,C})3'b000:L=0;3'b001:L=0;3'b010:L=0;3'b011:L=1;3'b100:L=0;3'b101:L=1;3'b110:L=1;3'b111:L=1;endcaseendmodule/star3/origin/cb65e88f1cab369b014ee4d64a1c435f.png

答案:1、將函數(shù)寫成ABCD的最小項(xiàng)表達(dá)式2、用兩片74LS138擴(kuò)充成4-16線譯碼器，上面為高位片/star3/origin/8f9976efeeab6b1f22a0a47c8761d80c.png

答案:1/star3/origin/6a4c1fce2a97b5316ec8f3148525ac9b.png

答案:1111

集成4位二進(jìn)制數(shù)據(jù)比較器74HC85擴(kuò)展為更高位數(shù)的比較器時(shí)，最低位芯片的級(jí)聯(lián)輸入端（擴(kuò)展端）的接法是(

)。

答案:(Ia>b)=0,(Ia=b)=1,(Ia實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，產(chǎn)生一位和值及一位進(jìn)位值，但不考慮低位來的進(jìn)位的加法器稱為（

）；將低位來的進(jìn)位與兩個(gè)一位二進(jìn)制數(shù)一起相加，產(chǎn)生一位和值及一位向高位進(jìn)位的加法器稱為（

）

。

答案:半加器；全加器一個(gè)三十二路數(shù)據(jù)選擇器，其地址輸入端有

（

）

個(gè)。

答案:5生物醫(yī)學(xué)工程專業(yè)2022級(jí)共有100名學(xué)生，現(xiàn)需要用二進(jìn)制碼對(duì)每一個(gè)同學(xué)進(jìn)行編碼識(shí)別，至少需要（

）位二進(jìn)制數(shù)碼表示這100名學(xué)生。如果使用CD4532優(yōu)先編碼器完成該編碼電路的設(shè)計(jì)，至少需要（

）片CD4532級(jí)聯(lián)才能完成設(shè)計(jì)。

答案:7，13/star3/origin/78530927343a91494d5f66e8baa33bb4.png

答案:從圖中可看出：D1=Q2'

，D2=Q1'試用VerilogHDL分別設(shè)計(jì)一個(gè)8位D鎖存器和一個(gè)下降沿觸發(fā)的8位D觸發(fā)器。并比較其異同點(diǎn)。

答案:moduleDFF（D,CLK,Q,Qn);input[7:0]D;inputCLK;outputreg[7:0]Q,Qn;always@(negedgeCLK)

begin

Q<=D;

Qn<=~Q;

endendmodule用與非門構(gòu)成的RS鎖存器處于置1狀態(tài)時(shí)，其輸入信號(hào)

R

、S應(yīng)為

（

）

答案:

R

S

=10下列觸發(fā)器中，具有置0、置1、保持、翻轉(zhuǎn)功能的是

(

)

答案:JK觸發(fā)器用或非門構(gòu)成的基本RS鎖存器，當(dāng)輸入信號(hào)

S=0、R=1時(shí)，其邏輯功能為(

)

答案:清0不能夠存儲(chǔ)0、1二進(jìn)制信息的器件或電路是

（

）

答案:與非門/star3/origin/9e9f20b2198df55fdbdabd7d91924ed6.png

答案:由狀態(tài)方程可得狀態(tài)表：由狀態(tài)表轉(zhuǎn)換為狀態(tài)圖：/star3/origin/96775d4b56873f4ab84baf53fd19f81f.png

答案:由狀態(tài)表轉(zhuǎn)換為狀態(tài)圖：電路的邏輯功能：判斷A是否連續(xù)輸入4個(gè)或4個(gè)以上的1，若是則Y=1，否則Y=0時(shí)序邏輯電路在結(jié)構(gòu)方面的特點(diǎn)是：由具有控制作用的?（?????????????）電路和具記憶作用?（????????）?電路組成。

答案:組合；組合邏輯;觸發(fā)器；存儲(chǔ)；存儲(chǔ)器時(shí)序邏輯電路的輸出不僅是當(dāng)前輸入的函數(shù)，同時(shí)也是當(dāng)前狀態(tài)的函數(shù)，這類時(shí)序邏輯電路稱為

（

）

型時(shí)序邏輯電路；

時(shí)序邏輯電路的輸出僅是當(dāng)前狀態(tài)的函數(shù)，而與當(dāng)前輸入無關(guān)，或者不存在獨(dú)立設(shè)置的輸出，而以電路的狀態(tài)直接作為輸出，這類時(shí)序邏輯電路稱為

（

）

型時(shí)序邏輯電路。

答案:Mealy；米利;Moore；摩爾；穆爾時(shí)序邏輯電路在結(jié)構(gòu)上有兩個(gè)特點(diǎn)：其一是包含由觸發(fā)器等構(gòu)成的（

）

電路，其二是內(nèi)部存在

（

）通路。

答案:存儲(chǔ)；存儲(chǔ)器;反饋時(shí)序邏輯電路按其不同的狀態(tài)改變方式，可分為

（

）

時(shí)序邏輯電路和

（

）

時(shí)序邏輯電路兩種。前者設(shè)置統(tǒng)一的時(shí)鐘脈沖，后者不設(shè)置統(tǒng)一的時(shí)鐘脈沖。

答案:同步；異步;異步；同步同步時(shí)序邏輯電路和異步時(shí)序邏輯電路的區(qū)別在于異步時(shí)序邏輯電路

（）

答案:沒有統(tǒng)一的時(shí)鐘脈沖控制時(shí)序邏輯電路在結(jié)構(gòu)上

（）

答案:必須有存儲(chǔ)電路使用VerilogHDL設(shè)計(jì)籃球24S計(jì)時(shí)器，已知計(jì)數(shù)時(shí)鐘頻率1Hz，循環(huán)計(jì)數(shù)，并用數(shù)碼管監(jiān)控計(jì)數(shù)，并顯示計(jì)數(shù)結(jié)果。

答案:moduleC24(

inputClk,

outputreg[6:0]HEX1,HEX0

);

reg[5:0]count;

always@(posedgeClk)

begin

if(count>=24)

count<=0;

else

count<=count+1;

end

always@(posedgeClk)

begin

case((count/10)%10)//求十位數(shù)

4'd0:HEX1=7'b100_0000;//--0

4'd1:HEX1=7'b111_1001;//--1

4'd2:HEX1=7'b010_0100;//--2

4'd3:HEX1=7'b011_0000;//--3

4'd4:HEX1=7'b001_1001;//--4

4'd5:HEX1=7'b001_0010;//--5

4'd6:HEX1=7'b000_0011;//--6

4'd7:HEX1=7'b111_1000;//--7

4'd8:HEX1=7'b000_0000;//--8

4'd9:HEX1=7'b001_0000;//--9

default:HEX1=7'bzzz_zzzz;

endcase

case(count%10)//求個(gè)位數(shù)

4'd0:HEX0=7'b100_0000;//--0

4'd1:HEX0=7'b111_1001;//--1

4'd2:HEX0=7'b010_0100;//--2

4'd3:HEX0=7'b011_0000;//--3

4'd4:HEX0=7'b001_1001;//--4

4'd5:HEX0=7'b001_0010;//--5

4'd6:HEX0=7'b000_0011;//--6

4'd7:HEX0=7'b111_1000;//--7

4'd8:HEX0=7'b000_0000;//--8

4'd9:HEX0=7'b001_0000;//--9

default:HEX0=7'bzzz_zzzz;

endcase

end

endmodule/star3/origin/60d331fca4185bdf5e6c6b3cab3458c1.png

答案:循環(huán)右移/star3/origin/3f80598415040e0c6f0566f0f7894461.png

答案:10個(gè)下列器件中，具有串行—并行數(shù)據(jù)轉(zhuǎn)換功能的是

()

答案:移位寄存器/star3/origin/ad078bd4fce9b1f3007d8967911bc2cb.png

答案:1001/star3/origin/56efe62be931164008f1aaba04301540.png

答案:0110/star3/origin/c469ce076dc00a72f427e058b43acde0.png

答案:1014個(gè)觸發(fā)器構(gòu)成的8421BCD碼計(jì)數(shù)器，其無關(guān)狀態(tài)的個(gè)數(shù)為(

)。

答案:6個(gè)若構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器，所用觸發(fā)器至少

(

)

答案:4個(gè)由n個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器，最多計(jì)數(shù)個(gè)數(shù)為

（

）

答案:2^n個(gè)從0開始計(jì)數(shù)的N進(jìn)制增量計(jì)數(shù)器，最后一個(gè)計(jì)數(shù)狀態(tài)為

(

)。

答案:N-1/star3/origin/efe922db7043d4e58914ad6ebf0907f8.png

答案:對(duì)/star3/origin/5150b947dfbfef9512bb70fd8cd7ac91.png

答案:對(duì)/star3/origin/d317540aaf3f72f29ba4ad29d719c98d.png

答案:對(duì)以下幾種表述中錯(cuò)誤的是（）

答案:十進(jìn)制數(shù)-12的真值是01100/star3/origin/54d330ecedfa9eedda4466d3652cf347.png

答案:s=0;c=1用8421BCD碼表示45.51的結(jié)果是（

）

答案:（01000101.01010001)8421BCD以下數(shù)據(jù)與十進(jìn)制數(shù)(87)10不等價(jià)的是（

）

答案:(101111)2以下幾種表述中，不正確的是（

）

答案:格雷碼11010對(duì)應(yīng)的二進(jìn)制碼是10111當(dāng)三態(tài)門輸出高阻狀態(tài)時(shí)，輸出電阻約為幾歐姆。

答案:錯(cuò)CMOS集成電路比TTL集成電路功耗大。

答案:錯(cuò)三態(tài)門的三種狀態(tài)分別為：高電平、低電平和高阻態(tài)。

答案:對(duì)TTL集電極開路門（OC門）電路可以實(shí)現(xiàn)“線與”功能。

答案:對(duì)對(duì)于MOS門電路，多余輸入端不允許懸空。

答案:對(duì)/star3/origin/2949d1385f95ebfb58dfbacf58baa3da.png

答案:低/star3/origin/8c6687d96484ebfa7b1cd804c4933f48.png

答案:圖中波形E/star3/origin/04e97815c5ad31e3804226769819f7b1.png

答案:高/star3/origin/18ace7e7e1bc79f57ab9365485abb8f6.png

答案:或邏輯；G=A+B+C/star3/origin/4bb6aac0e92ea03eddc73cf14fb1a0a1.png

答案:輸入DCBA為8421BCD碼，輸出WXYZ為余3碼/star3/origin/335a2c4df7a606b89300350300e37c41.png

答案:與非下列不可能是3-8譯碼器74x138的輸出端狀態(tài)的是（

）

答案:11010111七段顯示譯碼器74HC4511驅(qū)動(dòng)共陰七段數(shù)碼管，當(dāng)譯碼器七個(gè)輸出端狀態(tài)是abcdefg=1101101，則輸入一定為（

）

答案:0010下列函數(shù)中，存在競爭冒險(xiǎn)的是

(

)。

答案:以下全部一個(gè)128路數(shù)據(jù)選擇器，其地址輸入端有(

)個(gè)。

答案:7某電路具有如下邏輯功能：當(dāng)輸入的四位二進(jìn)制數(shù)小于6時(shí)，輸出為1；大于或等于6時(shí)，輸出為0；其VerilogHDL描述如下所示，其中編號(hào)（1）-（4）中存在語法或者邏輯錯(cuò)誤的一句是：module(DATA,Y);

（1）inputDATA;

（2）outputY;

regY;

（3）always@(DATA)

begin

if(DATA<6)

Y=1;

（4）

else

Y=0;

endendmodule

答案:第（2）句下列對(duì)組合邏輯電路特點(diǎn)的敘述中，錯(cuò)誤的是(

)

答案:電路主要由各種門組合而成，還包含存儲(chǔ)信息的記憶元件使用VerilogHDL設(shè)計(jì)上升沿觸發(fā)的T觸發(fā)器，將程序補(bǔ)充完整：moduleFF_T（CLK,T,Q);//端口描述inputT,CLK；

;always@(

)begin

if(T==0)

;else

;endendmodule

答案:outputregQ;posedgeCLK;Q<=Q;Q<=~Q/star3/origin/9bb63b503574100435a648a1a3e64177.png

答案:翻轉(zhuǎn)假設(shè)JK觸發(fā)器的現(xiàn)態(tài)Qn=0，要求Qn+1=0，則應(yīng)使

。

答案:J=0，K=×/star3/origin/f4a350f800fb02ea1549fa073e9cda6b.png

答案:SR=0/star3/origin/123ef02f10c04c872a339fb85fcf8465.png

答案:下降沿；翻轉(zhuǎn)/star3/origin/524db51dfecfeec996434b524e002d78.png

答案:01/star3/origin/4e92a8c3235090ef49ae10e48ae694aa.png

答案:15/star3/origin/9fab6cb9b01230ec454704314764b8dc.png

答案:12以下Verilog代碼描述了一個(gè)簡單的時(shí)序邏輯電路。關(guān)于該時(shí)序邏輯電路的功能，說法正確的是（）moduleCounter(inputclk,reset,

outputreg[2:0]count);

always@(posedgeclkornegedgereset)begin

if(!reset)begin

count<=0;

endelsebegin

count<=count+1;

end

end

endmodule

答案:異步復(fù)位、上升沿觸發(fā)的模八計(jì)數(shù)器同步時(shí)序邏輯電路和異步時(shí)序邏輯電路的區(qū)別在于異步時(shí)序邏輯電路（）

答案:沒有統(tǒng)一的時(shí)鐘脈沖控制/star3/origin/fa7fe1cae2eac5049e48d6ed7f1ad726.png

答案:穆爾根據(jù)如下所示HDL的描述，說法錯(cuò)誤的是（

）。modulex74194(cp,cr,s1,s0,dsl,dsr,d,q);

inputcp,cr;

inputdsl,dsr;

inputs1,s0;

input[3:0]d;

output[3:0]q;

reg[3:0]q;