數(shù)電第六章時序邏輯電路

6時序邏輯電路時序邏輯電路(sequentialsystems)的基本概念時序邏輯電路的分析一般分析步驟同步時序電路（Synchronous）異步時序電路（Asynchronous）同步時序邏輯電路的設(shè)計一般設(shè)計步驟舉例典型時序邏輯集成電路寄存器和移位寄存器計數(shù)器時序可編程邏輯器件作業(yè)小結(jié)時序邏輯電路的基本概念11、時序電路的模型與分類(組合)組合電路存儲電路E1EkO1Oj

I1IiQ1Qm時序邏輯電路由組合電路和記憶單元構(gòu)成存儲電路(記憶單元)：延遲電路、觸發(fā)器電路中存在反饋時序電路的輸入信號時序電路的輸出信號存儲電路的激勵信號存儲電路的狀態(tài)信號電路狀態(tài)由當(dāng)前輸入信號和前一時刻的狀態(tài)共同決定分為同步時序電路和異步時序電路兩大類基本組成單元是門電路任何時刻,輸出狀態(tài)只決定于同一時刻各輸入狀態(tài)的組合,與原狀態(tài)無關(guān)電路中不含記憶單元輸入、輸出之間沒有反饋延遲通路什么是組合邏輯電路?組合邏輯電路時序邏輯電路的基本概念22、時序電路邏輯功能的表達圖：邏輯符號、邏輯圖、狀態(tài)轉(zhuǎn)換圖、時序波形圖表：特性表、狀態(tài)轉(zhuǎn)換表方程：特性方程（特指鎖存器及觸發(fā)器）時鐘方程：針對異步時序邏輯電路驅(qū)動方程：各個觸發(fā)器輸入端的邏輯函數(shù)表達式狀態(tài)方程：將時鐘方程、驅(qū)動方程帶入特性方程分析時序邏輯電路的一般步驟根據(jù)給定的時序電路圖寫方程式時序電路的輸出方程組各觸發(fā)器的驅(qū)動（激勵）方程組將驅(qū)動方程組代入相應(yīng)觸發(fā)器的特性方程,求出各觸發(fā)器的次態(tài)方程,即時序電路的狀態(tài)方程組根據(jù)狀態(tài)方程組和輸出方程組,列出該時序電路的狀態(tài)表,畫狀態(tài)圖或時序圖判斷、總結(jié)該時序電路的邏輯功能各觸發(fā)器的時鐘信號CP的邏輯表達式(同步、異步之分)同步時序邏輯電路分析舉例(例6.1.3A)同步時序邏輯電路分析舉例(例6.1.3B)根據(jù)給定的時序電路圖寫方程式時序電路的輸出方程組各觸發(fā)器的驅(qū)動（激勵）方程組將驅(qū)動方程組代入相應(yīng)觸發(fā)器的特性方程,求出各觸發(fā)器的次態(tài)方程,即時序電路的狀態(tài)方程組時鐘方程：同步時序邏輯電路，時鐘方程略各觸發(fā)器的特性方程組：同步時序邏輯電路分析舉例(例6.1.3C)根據(jù)狀態(tài)方程組和輸出方程組,列出該時序電路的狀態(tài)表,畫狀態(tài)圖或時序圖A=0A=100（a）00（a）/010（c）/001（b）00（a）/101（b）/010（c）00（a）/111（d）/011（d）00（a）/101（b）/0同步時序邏輯電路分析舉例(例6.2.2A)同步時序邏輯電路分析舉例(例6.2.2B)根據(jù)給定的時序電路圖寫方程式時序電路的輸出方程組各觸發(fā)器的驅(qū)動（激勵）方程組將驅(qū)動方程組代入相應(yīng)觸發(fā)器的特性方程,求出各觸發(fā)器的次態(tài)方程,即時序電路的狀態(tài)方程組時鐘方程：同步時序邏輯電路，時鐘方程略各觸發(fā)器的特性方程組：同步時序邏輯電路分析舉例(例6.2.2C)根據(jù)狀態(tài)方程組和輸出方程組,列出該時序電路的狀態(tài)表,畫狀態(tài)圖或時序圖同步時序邏輯電路分析舉例(例6.2.3A)異步時序邏輯電路分析舉例(例6.4.1A)異步時序邏輯電路分析舉例(例6.4.2A)異步時序邏輯電路分析舉例(例6.4.2B)根據(jù)給定的時序電路圖寫方程式時序電路的輸出方程組：無各觸發(fā)器的驅(qū)動（激勵）方程組：

T=1，觸發(fā)器處于計數(shù)狀態(tài)將驅(qū)動方程組代入相應(yīng)觸發(fā)器的特性方程,求出各觸發(fā)器的次態(tài)方程,即時序電路的狀態(tài)方程組時鐘方程：各觸發(fā)器的特性方程組：異步時序邏輯電路分析舉例(例6.4.2C)時鐘方程：狀態(tài)方程：CLK000100010110001000100010110001異步時序邏輯電路分析舉例(例6.4.2D)狀態(tài)轉(zhuǎn)換圖：100000001010011Q2Q1Q0101110111同步時序邏輯電路設(shè)計的一般步驟根據(jù)對電路邏輯功能的要求建立原始狀態(tài)圖/狀態(tài)表根據(jù)狀態(tài)等價的概念進行狀態(tài)化簡或者狀態(tài)合并，消去冗余態(tài)根據(jù)簡化的狀態(tài)轉(zhuǎn)換圖，對狀態(tài)進行編碼，畫出編碼形式的狀態(tài)圖或狀態(tài)表選擇觸發(fā)器的類型和個數(shù)求電路的輸出方程及各觸發(fā)器的驅(qū)動（激勵）方程畫邏輯電路圖，并檢查電路的自啟動能力同步時序電路設(shè)計舉例(例6.3.1A)根據(jù)對電路邏輯功能的要求建立原始狀態(tài)圖/表根據(jù)要求確定各輸入變量、輸出變量以及在不同的輸入組合下電路可能發(fā)生的所有狀態(tài)轉(zhuǎn)換情況用D觸發(fā)器設(shè)計一個8421BCD碼同步十進制加計數(shù)器根據(jù)上述信息畫狀態(tài)轉(zhuǎn)換圖根據(jù)狀態(tài)等價的概念進行狀態(tài)化簡或者狀態(tài)合并，消去多余的狀態(tài)，根據(jù)簡化的狀態(tài)轉(zhuǎn)換圖，對狀態(tài)進行編碼，畫出編碼形式的狀態(tài)圖或狀態(tài)表選擇觸發(fā)器的類型和個數(shù)求電路的輸出方程及各觸發(fā)器的驅(qū)動方程畫邏輯電路圖，并檢查電路的自啟動能力×0110000000D3×0001111000D2×0001100110D1111000100000101100110100010001101010111100110000011110110010001000001001×00×00×10×01×????0100010000D0同步時序電路設(shè)計舉例(例6.3.1B)用D觸發(fā)器設(shè)計一個8421BCD碼同步十進制加計數(shù)器狀態(tài)轉(zhuǎn)換及驅(qū)動表(D觸發(fā)器)同步時序電路設(shè)計舉例(例6.3.1C)用D觸發(fā)器設(shè)計一個8421BCD碼同步十進制加計數(shù)器驅(qū)動方程Q1

Q0Q3Q2D3Q1Q0Q2Q300100000××0×1×××同步時序電路設(shè)計舉例(例6.3.1D)用D觸發(fā)器設(shè)計一個8421BCD碼同步十進制加計數(shù)器驅(qū)動方程Q1

Q0Q3Q2D2Q1Q0Q2Q300011011××0×0×××同步時序電路設(shè)計舉例(例6.3.1E)用D觸發(fā)器設(shè)計一個8421BCD碼同步十進制加計數(shù)器驅(qū)動方程Q1

Q0Q3Q2D1Q1Q0Q2Q311000011××0×0×××同步時序電路設(shè)計舉例(例6.3.1F)用D觸發(fā)器設(shè)計一個8421BCD碼同步十進制加計數(shù)器驅(qū)動方程Q1

Q0Q3Q2D0Q1Q0Q2Q310010101××0×1×××同步時序電路設(shè)計舉例(例6.3.1G)用D觸發(fā)器設(shè)計一個8421BCD碼同步十進制加計數(shù)器驗證自啟動過程D3D2D1D0101010111011010011001101110101001110111111111000實際電路的狀態(tài)轉(zhuǎn)換圖、EWB思考：若按啟動最快的原則設(shè)計？同步時序電路設(shè)計舉例(例6.3.2)根據(jù)對電路邏輯功能的要求建立原始狀態(tài)圖/表根據(jù)要求確定各輸入變量、輸出變量以及在不同的輸入組合下電路可能發(fā)生的所有狀態(tài)轉(zhuǎn)換情況設(shè)計一個序列編碼檢測器,當(dāng)檢測到輸入信號出現(xiàn)110序列編碼(按自左至右的順序)時,該電路輸出為1,否則為0根據(jù)上述信息畫狀態(tài)轉(zhuǎn)換圖根據(jù)狀態(tài)等價的概念進行狀態(tài)化簡或者狀態(tài)合并，消去多余的狀態(tài)，根據(jù)簡化的狀態(tài)轉(zhuǎn)換圖，對狀態(tài)進行編碼，畫出編碼形式的狀態(tài)圖或狀態(tài)表選擇觸發(fā)器的類型和個數(shù)求電路的輸出方程及各觸發(fā)器的驅(qū)動方程畫邏輯電路圖，并檢查電路的自啟動能力EWB典型時序邏輯集成電路寄存器和移位寄存器集成移位寄存器及其應(yīng)用寄存器移位寄存器常用集成計數(shù)器74LVC16174HC/HCT39074HC/HCT4017計數(shù)器計數(shù)器的定義和分類應(yīng)用計數(shù)器的級聯(lián)組成任意進制計數(shù)器組成分頻器組成序列信號發(fā)生器和脈沖分配器寄存器：存儲二進制數(shù)碼的邏輯部件寄存器與移位寄存器1集成數(shù)碼寄存器74LS374：一、數(shù)碼寄存器寄存器與移位寄存器2移位寄存器：不但可以寄存數(shù)碼，在移位脈沖作用下，寄存器中的數(shù)碼還可根據(jù)需要向左或向右移動。1．基本（單向）移位寄存器（1）右移寄存器（D觸發(fā)器組成的4位右移寄存器）結(jié)構(gòu)特點：左邊觸發(fā)器的輸出端接右鄰觸發(fā)器的輸入端。二、移位寄存器邏輯圖設(shè)移位寄存器的初始狀態(tài)為0000，串行輸入數(shù)碼DI=1101，從高位到低位依次輸入。狀態(tài)表寄存器與移位寄存器3由于右移寄存器移位的方向為DI→Q0→Q1→Q2→Q3，即由低位向高位移，所以又稱為**上移寄存器。在4個移位脈沖作用下，輸入的4位串行數(shù)碼1101全部存入了寄存器中。這種輸入方式稱為串行輸入方式。寄存器與移位寄存器4狀態(tài)圖/時序圖0111110111011011

2．雙向移位寄存器將右移寄存器和左移寄存器組合起來，并引入一控制端S便構(gòu)成既可左移又可右移的雙向移位寄存器。寄存器與移位寄存器5（2）左移寄存器結(jié)構(gòu)特點：右邊觸發(fā)器的輸出端接左鄰觸發(fā)器的輸入端。當(dāng)S=1時，D0=DSR、D1=Q0、D2=Q1、D3=Q2，實現(xiàn)右移操作；其中，DSR為右移串行輸入端，DSL為左移串行輸入端。當(dāng)S=0時，D0=Q1、D1=Q2、D2=Q3、D3=DSL，實現(xiàn)左移操作。寄存器與移位寄存器6寄存器與移位寄存器7

3．實現(xiàn)雙向移位寄存器的另一種思路74194為四位雙向移位寄存器。Q0和Q3分別是左移和右移時的串行輸出端，Q0、Q1、Q2和Q3為并行輸出端。DSL

和DSR分別是左移和右移串行輸入。D0、D1、D2和D3是并行輸入端。典型集成雙向移位寄存器1典型集成雙向移位寄存器2構(gòu)成環(huán)形計數(shù)器環(huán)形計數(shù)器的特點：電路簡單，N位移位寄存器可以計N個數(shù)，實現(xiàn)模N計數(shù)器。狀態(tài)為1的輸出端的序號等于計數(shù)脈沖的個數(shù)，通常不需要譯碼電路。典型集成雙向移位寄存器3為了增加有效計數(shù)狀態(tài)，擴大計數(shù)器的模，可用扭環(huán)形計數(shù)器。一般來說，N位移位寄存器可以組成模2N的扭環(huán)形計數(shù)器，只需將末級輸出反相后，接到串行輸入端。典型集成雙向移位寄存器4計數(shù)器的定義和分類**

按各個觸發(fā)器狀態(tài)的改變與計數(shù)脈沖同步與否：異步計數(shù)器、同步計數(shù)器**按增減計數(shù)規(guī)律：遞增、遞減和可逆計數(shù)器**按計數(shù)體制的不同：二進制計數(shù)器二－十進制計數(shù)器任意進制計數(shù)器計數(shù)器是一種累計脈沖個數(shù)的邏輯部件。計數(shù)器不僅用于計數(shù)，而且還用于定時、分頻和產(chǎn)生節(jié)拍脈沖以及其他時序信號用于程序控制等，用途極為廣泛，幾乎所有數(shù)字系統(tǒng)中都有計數(shù)器。四位二進制(模為16)加計數(shù)器異步計數(shù)器1異步計數(shù)器2觸發(fā)器接成計數(shù)狀態(tài)(T′計數(shù)器)，并在時鐘信號的下降沿觸發(fā)翻轉(zhuǎn);低位觸發(fā)器的Q端接相鄰高位觸發(fā)器的時鐘端。若采用上升沿觸發(fā)翻轉(zhuǎn)的觸發(fā)器,則是低位觸發(fā)器的Q非端接相鄰高位觸發(fā)器的時鐘端。(時序圖)異步二進制遞增(加)計數(shù)器的結(jié)構(gòu)特點:遞減：觸發(fā)器接成計數(shù)狀態(tài)，并在時鐘信號的下降/上升沿觸發(fā)翻轉(zhuǎn);低位觸發(fā)器的Q非/Q端接相鄰高位觸發(fā)器的時鐘端。111111CRRRRR異步計數(shù)器3典型集成電路74HC/HCT393：雙四位異步二進制計數(shù)器4位二進制計數(shù)器的時序圖遞增計數(shù)：當(dāng)所有低位（eg.m位)觸發(fā)器的狀態(tài)都為“1”時，同步計數(shù)器1本位觸發(fā)器的次態(tài)將在現(xiàn)態(tài)基礎(chǔ)上發(fā)生翻轉(zhuǎn),（逢2n進1），否則維持原態(tài)。觸發(fā)器觸發(fā)翻轉(zhuǎn)的兩個要素與同步、異步工作方式的關(guān)系：…實質(zhì)：T觸發(fā)器的功能，遞減計數(shù)：當(dāng)所有低位（eg.m位)觸發(fā)器的狀態(tài)都為“0”時，同步計數(shù)器2本位觸發(fā)器的次態(tài)將在現(xiàn)態(tài)基礎(chǔ)上發(fā)生翻轉(zhuǎn),（逢2n借1），否則維持原態(tài)。實現(xiàn)方法：選擇觸發(fā)器并接成T觸發(fā)器；根據(jù)上述工作特點列寫具體的驅(qū)動（激勵）方程。以下降沿觸發(fā)翻轉(zhuǎn)的JK觸發(fā)器為例：接成T觸發(fā)器0維持原態(tài)1觸發(fā)翻轉(zhuǎn)的計數(shù)狀態(tài)同步計數(shù)器3J=K=T=驅(qū)動（激勵）方程：同步加同步減可逆計數(shù)器(X=1,加計數(shù);X=0,減計數(shù))以上升沿觸發(fā)翻轉(zhuǎn)的D觸發(fā)器為例：接成T觸發(fā)器同步計數(shù)器4驅(qū)動（激勵）方程：同步加同步減可逆計數(shù)器(X=1,加計數(shù);X=0,減計數(shù))…計數(shù)使能端CE的功能：圖6.5.11

Presettablesynchronous4-bitbinary

counter;asynchronousreset：集成計數(shù)器74LVC161同步二進制計數(shù)同步并行預(yù)置數(shù)異步清零兩個計數(shù)使能端用于擴展CMOS電路,兼容TTL電平,電源范圍1.2～3.6V,時鐘信號的上升沿觸發(fā)74LVC161具有以下特點和功能：/acrobat_download/datasheets/74LVC161_3.pdf74LVC161的應(yīng)用:Dualdecaderipplecounter：集成計數(shù)器74HC/HCT390雙BCD或2、5進制計數(shù)器一個封裝可實現(xiàn)2、4、5、10、20、25、50、100進制計數(shù)器兩個獨立的異步清零端74HC390具有以下特點和功能：/acrobat_download/datasheets/74HC_HCT390_CNV_2.pdf74HC390的應(yīng)用:/datasheet/philips/74HC_HCT390_CNV_2.pdfJohnsondecadecounterwith10decoded

outputs：集成計數(shù)器74HC/HCT4017由十狀態(tài)扭環(huán)行計數(shù)器與輸入、輸出控制電路組成雙時鐘端異步清零端74HC/HCT4017具有以下特點和功能：74HC4017的應(yīng)用:常用集成計數(shù)器的應(yīng)用之級聯(lián)1（1）同步級聯(lián)。例：用兩片4位二進制加法計數(shù)器74161采用同步級聯(lián)方式構(gòu)成的8位二進制同步加法計數(shù)器，模為16×16=256。計數(shù)器的級聯(lián)EWB常用集成計數(shù)器的應(yīng)用之級聯(lián)2EWB（2）異步級聯(lián)

例：用兩片74191采用異步級聯(lián)方式構(gòu)成8位二進制異步可逆計數(shù)器。例：如用兩片74290采用異步級聯(lián)方式組成的二位8421BCD碼十進制加法計數(shù)器。模為10×10=100（3）用計數(shù)器的輸出端作進位/借位端有的集成計數(shù)器沒有進位/借位輸出端，這時可根據(jù)具體情況，用計數(shù)器的輸出信號Q3、Q2、Q1、Q0產(chǎn)生一個進位/借位。常用集成計數(shù)器的應(yīng)用之級聯(lián)3EWB應(yīng)用之構(gòu)成任意進制數(shù)1（1）異步清零法異步清零法適用于具有異步清零端的集成計數(shù)器。例：用集成計數(shù)器74160和與非門組成的6進制計數(shù)器。構(gòu)成任意進制數(shù)EWB應(yīng)用之構(gòu)成任意進制數(shù)2（2）同步清零法同步清零法適用于具有同步清零端的集成計數(shù)器。例：用集成計數(shù)器74163和與非門組成的6進制計數(shù)器。EWB應(yīng)用之構(gòu)成任意進制數(shù)3（3）異步預(yù)置數(shù)法異步預(yù)置數(shù)法適用于具有異步預(yù)置端的集成計數(shù)器。例：用集成計數(shù)器74191和與非門組成的余3碼10進制計數(shù)器。應(yīng)用之構(gòu)成任意進制數(shù)4（4）同步預(yù)置數(shù)法同步預(yù)置數(shù)法適用于具有同步預(yù)置端的集成計數(shù)器。例：用集成計數(shù)器74160和與非門組成的7進制計數(shù)器。例6.3.1

用74160組成48進制計數(shù)器。先將兩芯片采用同步級聯(lián)方式連接成100進制計數(shù)器，然后再用異步清零法組成了48進制計數(shù)器。解：因為N＝4