第1章cpld學(xué)習(xí)教程

第1章cpld學(xué)習(xí)教程2024/11/23第1章cpld學(xué)習(xí)教程二、什么叫EDAEDA:電子設(shè)計自動化（ElectronicsDesignAutomation）是電子設(shè)計技術(shù)和電子制造技術(shù)的核心，EDA技術(shù)的發(fā)展和推廣應(yīng)用極大的推動了電子信息行業(yè)的發(fā)展。第1章cpld學(xué)習(xí)教程我們認識的EDA技術(shù)1.電路原理圖設(shè)計（TANGO、PROTEL99、ORCAD）2.電路板（PCB）設(shè)計3.電路仿真軟件（ORCAD、PROTEL99、EWB、PSPICE、Multisim、Proteus、AltiumDesigner）4.可編程器件的設(shè)計（MAX+plusII、Foundation、PAC）5.IC設(shè)計6.SOC設(shè)計第1章cpld學(xué)習(xí)教程第一節(jié)EDA技術(shù)的發(fā)展及其未來

EDA技術(shù)是現(xiàn)代電子信息工程領(lǐng)域的一門新技術(shù);今天的EDA技術(shù)更多的是指芯片內(nèi)的電子系統(tǒng)設(shè)計自動化，即片上系統(tǒng)（SOC，SystemOnChip）設(shè)計。在SOC設(shè)計過程中，除系統(tǒng)級設(shè)計、行為級描述及對功能的描述以外均可由計算機自動完成，同時設(shè)計人員借助開發(fā)軟件的幫助，可以將設(shè)計過程中的許多細節(jié)問題拋開，而將注意力集中在電子系統(tǒng)的總體開發(fā)上。這樣大大減輕了工作人員的工作量，提高了設(shè)計效率，減少了以往復(fù)雜的工序，縮短了開發(fā)周期，實現(xiàn)了真正意義上的電子設(shè)計自動化。

第1章cpld學(xué)習(xí)教程一、EDA技術(shù)的發(fā)展進程

從20世紀(jì)70年代人們就不斷開發(fā)出各種計算機輔助設(shè)計工具來幫助設(shè)計人員進行集成電路和電子系統(tǒng)的設(shè)計，集成電路技術(shù)的發(fā)展不斷對EDA技術(shù)提出新的要求，并促進了EDA技術(shù)的發(fā)展。近30年來，EDA技術(shù)大致經(jīng)歷了三個發(fā)展階段。

第1章cpld學(xué)習(xí)教程1．CAD階段

在20世紀(jì)70年代～80年代中期,電子系統(tǒng)硬件設(shè)計采用的是分立元件，隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計進入到發(fā)展的初級階段。初級階段的硬件設(shè)計大量選用中小規(guī)模標(biāo)準(zhǔn)集成電路，人們將這些器件焊接在電路板上，做成初級電子系統(tǒng)，對電子系統(tǒng)的調(diào)試是在組裝好的PCB（PrintedCircuitBoard）板上進行的。這個時期的軟件主要還是針對產(chǎn)品開發(fā)，分為設(shè)計、分析、生產(chǎn)、測試等多個獨立的軟件包。

第1章cpld學(xué)習(xí)教程存在的問題1.由于各個軟件的生產(chǎn)廠家不同,需要人工處理，工作很繁瑣，影響了設(shè)計速度；2.對于復(fù)雜電子系統(tǒng)的設(shè)計，當(dāng)時的EDA工具不能提供系統(tǒng)級的仿真與綜合。由于缺乏系統(tǒng)級的設(shè)計考慮，常常在產(chǎn)品開發(fā)后期才發(fā)現(xiàn)設(shè)計有錯誤，此時再要進行修改十分困難。第1章cpld學(xué)習(xí)教程2．CAE階段

在20世紀(jì)80年代中期～90年代初期,為CAE階段（ComputerAidedEngineering）,這個階段在集成電路與電子系統(tǒng)設(shè)計方法學(xué)以及設(shè)計工具集成化方面取得了許多成果。各種設(shè)計工具，如原理圖輸入、編譯與連接、邏輯模擬、測試碼生成、版圖自動布局和布線以及各種單元庫均已齊全。由于采用了統(tǒng)一數(shù)據(jù)管理技術(shù)，因而能夠?qū)⒏鱾€工具集成為一個CAE系統(tǒng)。

第1章cpld學(xué)習(xí)教程比較1.20世紀(jì)70年代的自動布局布線的CAD工具代替了設(shè)計工作中繪圖的重復(fù)勞動，2.20世紀(jì)80年代出現(xiàn)的具有自動綜合能力的CAE工具則代替了設(shè)計者的部分工作，對保證電子系統(tǒng)的設(shè)計，制造出最佳的電子產(chǎn)品起著關(guān)鍵的作用。3.20世紀(jì)80年代后期，EDA工具已經(jīng)可以進行設(shè)計描述、綜合與優(yōu)化和設(shè)計結(jié)果驗證，CAE階段的EDA工具不僅為成功開發(fā)電子產(chǎn)品創(chuàng)造了有利條件，而且為高級設(shè)計人員的創(chuàng)造性勞動提供了方便。第1章cpld學(xué)習(xí)教程3．EDA階段從20世紀(jì)90年代以來,微電子技術(shù)以驚人的速度發(fā)展，其工藝水平已達到深亞微米級，在一個芯片上可集成數(shù)百萬乃至上千萬只晶體管，工作速度可達到Gb/s，這為制造出規(guī)模更大、速度和信息容量更高的芯片系統(tǒng)提供了基礎(chǔ)條件。同時也對EDA系統(tǒng)提出了更高的要求，并大大促進了EDA技術(shù)的發(fā)展。20世紀(jì)90年代以后，主要出現(xiàn)了高級語言描述、系統(tǒng)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)，它不僅極大地提高了系統(tǒng)的設(shè)計效率，而且使設(shè)計者擺脫了大量的輔助性工作，將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上。第1章cpld學(xué)習(xí)教程可編程器件1（Altera公司）第1章cpld學(xué)習(xí)教程可編程器件2（Lattice公司）第1章cpld學(xué)習(xí)教程可編程器件3（Xilinx公司）第1章cpld學(xué)習(xí)教程EDA技術(shù)主要有以下特征

1.電子廠家可以為用戶提供系列化、各種規(guī)模的可編程邏輯器件，使設(shè)計者通過設(shè)計芯片實現(xiàn)電子系統(tǒng)功能。2.高層綜合（HLS，HighLevelSynthesis）的理論與方法取得進展，從而將EDA設(shè)計層次由RT級提高到了系統(tǒng)級（又稱行為級）。設(shè)計者逐步從使用硬件轉(zhuǎn)向設(shè)計硬件，3.提供獨立于工藝和廠家的系統(tǒng)級設(shè)計能力，具有高級抽象的設(shè)計構(gòu)思手段。例如：提供方框圖、狀態(tài)圖和流程圖的編輯能力，具有適合層次描述和混合信號描述的硬件描述語言（VHDL、AHDL或Verilog－HDL），同時含有各種工藝的標(biāo)準(zhǔn)元件庫。第1章cpld學(xué)習(xí)教程EDA技術(shù)主要有以下特征4.采用平面規(guī)劃（FloorPlaning）技術(shù)對邏輯綜合和物理版圖設(shè)計進行聯(lián)合管理，做到在邏輯綜合早期設(shè)計階段就考慮到物理設(shè)計信息的影響。5.可測性綜合設(shè)計。6.為帶有嵌入IP核的ASIC設(shè)計提供軟、硬件協(xié)同設(shè)計工具。

第1章cpld學(xué)習(xí)教程二、未來EDA技術(shù)1.數(shù)字邏輯向模擬電路和數(shù)模混合電路的方向發(fā)展2.工藝方面3.等效邏輯門數(shù)4.工作電壓5.時鐘頻率第1章cpld學(xué)習(xí)教程二、未來EDA技術(shù)到2005年，密度將達到1×104萬門。可編程模擬器件已開始應(yīng)用于實際工程。隨著芯片集成度的增大，單個芯片內(nèi)集成了通用微控制器/微處理器核心（MCU/MPUCore）、專用數(shù)字信號處理器核心（DSPCore）、存儲器核心（MemoryCore）、嵌入式軟件/硬件、數(shù)字和模擬混合器件、RF處理器等，并且EDA與上述器件間的物理與功能界限已日益模糊。第1章cpld學(xué)習(xí)教程二、未來EDA技術(shù)EDA技術(shù)將向廣度和深度兩個方向發(fā)展，EDA將會超越電子設(shè)計的范疇進入其他領(lǐng)域，隨著基于EDA的SOC設(shè)計技術(shù)的發(fā)展，軟硬核功能庫的建立，IP核復(fù)用（IPReuse），以及基于VHDL所謂自頂向下設(shè)計理念的確立，未來的電子系統(tǒng)的設(shè)計與規(guī)劃將不再是電子工程師們的專利。有專家認為，21世紀(jì)將是EDA技術(shù)快速發(fā)展的時期，并且EDA技術(shù)將是對21世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。當(dāng)前，EDA的主要應(yīng)用方向為微控制器（Microcontroller）、ASIC和DSP等方面。第1章cpld學(xué)習(xí)教程第二節(jié)EDA技術(shù)的構(gòu)成要素

基于可編程器件EDA技術(shù)主要包括如下四大要素：①大規(guī)?？删幊唐骷?，它是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的載體；②硬件描述語言，它是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的主要表達手段；③軟件開發(fā)工具，它是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動化設(shè)計工具；④實驗開發(fā)系統(tǒng)，它是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的下載與硬件驗證工具。第1章cpld學(xué)習(xí)教程1．大規(guī)模可編程器件可編程器件是一種由用戶編程以實現(xiàn)某種電子電路功能的新型器件，它可分為可編程邏輯器件（PLD，ProgrammableLogicDevice）和可編程模擬器件(PAC，ProgrammableAnalogCircuit)。前者之技術(shù)發(fā)展已經(jīng)相當(dāng)成熟，在大量的電子產(chǎn)品中早已得到了實際應(yīng)用；后者相對來說發(fā)展要晚一些，其現(xiàn)有的芯片功能也比較單一。第1章cpld學(xué)習(xí)教程PLD的分類PLD可分為低密度PLD和高密度PLD兩種。低密度PLD器件如早期的PAL、GAL等，它們的編程都需要專用的編程器，屬半定制ASIC（專用集成電路）器件；高密度PLD就是當(dāng)人們提到EDA技術(shù)時，首先想到的復(fù)雜可編程邏輯器件（CPLD，ComplexPLD）、現(xiàn)場可編程門陣列（FPGA，F(xiàn)ieldProgrammableGateArray）以及在系統(tǒng)可編程邏輯器件（ISP-PLD，InSystemProgrammabilityPLD）等，它們編程時僅需以JTAG方式與計算機并口相連即可。第1章cpld學(xué)習(xí)教程PLD的分類CPLD/FPGA不僅受到系統(tǒng)設(shè)計者的青睞，而且在半導(dǎo)體領(lǐng)域中呈現(xiàn)出一支獨秀的增長態(tài)勢，成為系統(tǒng)級平臺設(shè)計的首選。隨著PLD向更高速、更高集成度、更強功能和更靈活的方向發(fā)展，使CPLD/FPGA器件既適用于短研制周期、小批量產(chǎn)品開發(fā)，也可用于大批量產(chǎn)品的樣品研制，且項目開發(fā)前期費用低，開發(fā)時間短，有利于新產(chǎn)品占領(lǐng)市場，是目前ASIC設(shè)計所使用的最主要的器件。第1章cpld學(xué)習(xí)教程PAC

PAC是Lattice公司推出了在系統(tǒng)可編程模擬電路（ispPAC），翻開了模擬電路設(shè)計方法的新篇章。ispPAC器件它首先屬于模擬集成電路，即電路的輸入、輸出甚至內(nèi)部狀態(tài)均為隨時間連續(xù)變化的模擬信號；同時，該類器件又是現(xiàn)場可編程的，利用ispPAC器件配合相應(yīng)的開發(fā)軟件，便可以像設(shè)計數(shù)字電路一樣方便、快捷地完成模擬電路的設(shè)計，進行電路特性模擬，最后通過編程電纜將模擬電路設(shè)計方案下載至ispPAC芯片中。目前ispPAC器件已在信號調(diào)理、模擬計算、工業(yè)控制、通信、儀器儀表、人工神經(jīng)網(wǎng)絡(luò)等方面得到了初步的應(yīng)用。第1章cpld學(xué)習(xí)教程2．硬件描述語言（HDL）硬件描述語言（HDL，HardwareDescriptionLanguage），就是可以描述硬件電路的功能、信號連接關(guān)系及定時關(guān)系的語言。它可以使電子系統(tǒng)設(shè)計者利用這種語言來描述自己的設(shè)計思想和電子系統(tǒng)的行為，并建立模型，然后利用EDA工具進行仿真，自動綜合到門級電路，再用ASIC或CPLD/FPGA實現(xiàn)其功能。利用硬件描述語言，可以方便地設(shè)計大型的電子系統(tǒng)。目前，其中最有代表性的是美國國防部開發(fā)的VHDL（Very-High-SpeedIntegratedCircuitHDL）、Verilog公司開發(fā)的VerilogHDL和早期的ABEL語言。

第1章cpld學(xué)習(xí)教程HDL描述設(shè)計的優(yōu)點

它們更接近用自然語言描述系統(tǒng)的行為，在設(shè)計過程中文字載體更適于傳遞和修改設(shè)計信息，并可以建立獨立于工藝的設(shè)計，此外還便于保存和重用設(shè)計。

HDL在語法和風(fēng)格上類似于現(xiàn)代高級編程語言（如C語言）。但要注意，HDL畢竟描述的是硬件，它包含許多硬件特有的結(jié)構(gòu)。第1章cpld學(xué)習(xí)教程3．軟件開發(fā)工具

目前比較流行的數(shù)字系統(tǒng)EDA軟件工具有Altera公司的MAX＋plusⅡ（和QuartusII）。Lattice公司的ispEXPERT。Xilinx公司的Foundation（和ISE）。

第1章cpld學(xué)習(xí)教程MAX＋plusⅡ

支持原理圖、VHDL和VerilogHDL文本文件，以及以波形與EDIF等格式的文件作為設(shè)計輸入，并支持這些文件的任意混合設(shè)計。它具有門級仿真器，可以進行功能仿真和時序仿真，能夠產(chǎn)生精確的仿真結(jié)果。在適配之后，MAX＋plusⅡ生成供時序仿真用的EDIF、VHDL和Verilog這三種不同格式的網(wǎng)表文件，它界面友好，使用便捷，被譽為業(yè)界最易學(xué)易用的EDA的軟件，并支持主流的第三方EDA工具，支持除APEX20K系列之外的所有Altera公司的FPGA/CPLD大規(guī)模邏輯器件。普遍認為MAX＋plusⅡ是最成功的PLD開發(fā)平臺之一，配合使用Altera公司提供的免費OEMHDL綜合工具可以達到較高的效率。

第1章cpld學(xué)習(xí)教程ispEXPERT

ispEXPERTSystem是ispEXPERT的主要集成環(huán)境。通過它可以進行VHDL、Verilog及ABEL語言的設(shè)計輸入、綜合、適配、仿真和在系統(tǒng)下載。ispEXPERT界面友好，操作方便，功能強大，并與第三方EDA工具兼容。Lattice公司針對在系統(tǒng)可編程模擬電路ispPAC，推出的ispPACDesignerEDA軟件，其設(shè)計方法和數(shù)字系統(tǒng)EDA有所不同，但過程相似，它允許設(shè)計者在集成環(huán)境中設(shè)計、修改模擬電路，進行電路特性仿真，最后通過編程電纜將設(shè)計方案下載到芯片中。第1章cpld學(xué)習(xí)教程Foundation

Xilinx公司最新集成開發(fā)的EDA工具。它采用自動化的、完整的集成設(shè)計環(huán)境。Foundation項目管理器集成了Xillnx實現(xiàn)工具，并包含了強大的SynopsysFPGAExpress綜合系統(tǒng)，是業(yè)界最強大的EDA設(shè)計工具之一。

第1章cpld學(xué)習(xí)教程PAC—Designer

美國Lattice公司針對其在系統(tǒng)可編程模擬器件推出的開發(fā)軟件。所謂“在系統(tǒng)可編程”，是指可編程器件在不脫離所在應(yīng)用系統(tǒng)的情況下，能夠通過計算機對其編程，而不需要專用的編程器。PAC-Designer具有支持原理圖輸入設(shè)計方式、可觀測電路的幅頻和相頻特性、內(nèi)含用于低通濾波器設(shè)計的宏等特點。

第1章cpld學(xué)習(xí)教程4．實驗開發(fā)系統(tǒng)EDA實驗開發(fā)系統(tǒng)提供CPLD/FPGA芯片下載電路及EDA實驗/開發(fā)的外圍資源，供硬件驗證用。一般包括：①實驗或開發(fā)所需的各類基本信號發(fā)生模塊，包括時鐘、脈沖、高低電平等；②通用數(shù)字式和掃描驅(qū)動類接口，包括各類輸入、顯示或指示模塊，提供FPGA/CPLD輸入/輸出信息顯示；③模擬器件及接口，包括模擬信號的放大、比較及A/D變換器模塊；④監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”功能；⑤目標(biāo)芯片適配座以及FPGA/CPLD目標(biāo)芯片和編程下載電路。第1章cpld學(xué)習(xí)教程第三節(jié)EDA軟件系統(tǒng)的構(gòu)成

目前世界上著名的EDA軟件公司有Cadence公司的OrCAD、PADS公司的PadsPower/Logic以及MentelGraphics、Viewlogic（現(xiàn)在為INNOVEDA）、Synopsys等公司都有其特色開發(fā)工具。上述EDA軟件涉及電子設(shè)計各個方面，包括數(shù)字電路設(shè)計、模擬電路設(shè)計、數(shù)?；旌显O(shè)計、系統(tǒng)設(shè)計、仿真驗證等電子設(shè)計的許多領(lǐng)域。這些軟件工具對硬件環(huán)境要求高，功能齊全、性能優(yōu)良，并且軟件系統(tǒng)可分為很多模塊。

第1章cpld學(xué)習(xí)教程軟件公司各大半導(dǎo)體器件公司為了推動其生產(chǎn)的芯片的應(yīng)用，針對性的推出了一些開發(fā)軟件，如Altera公司的MAX＋plusⅡ和QuartusII。Lattice公司的ispEXPERT，Xilinx公司的Foundation等。隨著新器件和新工藝的出現(xiàn)，這些開發(fā)軟件也在不斷更新或升級。上述軟件工具都是從專用集成電路ASIC開發(fā)與應(yīng)用角度出發(fā)，具有針對性，并且操作簡單，對硬件環(huán)境要求低，運行平臺是PC機和Windows或WindowsNT操作系統(tǒng)。第1章cpld學(xué)習(xí)教程EDA軟件系統(tǒng)應(yīng)當(dāng)包含以下子模塊設(shè)計輸入子模塊設(shè)計數(shù)據(jù)庫子模塊分析驗證子模塊綜合仿真子模塊布局布線子模塊等。第1章cpld學(xué)習(xí)教程第四節(jié)

基于可編程器件的EDA技術(shù)設(shè)計程

第1章cpld學(xué)習(xí)教程1．設(shè)計準(zhǔn)備

設(shè)計準(zhǔn)備工作包括系統(tǒng)設(shè)計、設(shè)計方案論證和器件選擇等。首先根據(jù)所設(shè)計電子系統(tǒng)項目的功能，初步定義I/O端口，根據(jù)器件本身的資源、系統(tǒng)延遲時間、系統(tǒng)速度要求、連線的可布性及成本等方面進行權(quán)衡選擇合適的FPGA/CPLD器件，使器件在資源和速度上能夠滿足所設(shè)計電子系統(tǒng)的需求。然后采用一定的方法對EDA項目進行邏輯劃分，按電路形式劃分為若干模塊，盡量以宏單元模塊方式進行劃分。

第1章cpld學(xué)習(xí)教程2．設(shè)計輸入：源程序的編輯和編譯（l）原理圖輸入方式

此法適于自底向上（Bottom-UpDesign）的板級系統(tǒng)的集成設(shè)計。其優(yōu)點是觀察直觀和非編程，便于電路的調(diào)整和容易實現(xiàn)仿真，比較容易掌握，所畫的電路原理圖與傳統(tǒng)的器件連接方式基本相同，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計元件。這種方式適用于對系統(tǒng)及各部分電路很熟悉的情況，或在系統(tǒng)對時間特性要求較高的場合。當(dāng)系統(tǒng)功能較復(fù)雜時，原理圖輸入方式效率低，隨著設(shè)計規(guī)模增大，設(shè)計的易讀性迅速下降，電路結(jié)構(gòu)的改變將十分困難，移植性差。

第1章cpld學(xué)習(xí)教程（2）狀態(tài)圖輸入方式

也叫圖形化免編程式的設(shè)計輸入法，它使用狀態(tài)圖（框圖、狀態(tài)圖、波形圖、真值表和文字）進行的輸入，而不必編程。然后由EDA工具自動生成綜合工具所需的VHDL（或其它HDL）描述程序。大型電子系統(tǒng)的設(shè)計，可采用層次簡圖方法，自頂向下（Top-DownDesign）劃分模塊并畫出各層簡圖，直至最底層的由元器件組成的分電路圖為止。一般專業(yè)EDA公司的EDA工具都具有這種輸入方式，如：Cadence的SPW軟件工具、Viewlogic的ViewDesignManager等。這種設(shè)計方式簡化了狀態(tài)機的設(shè)計，比較流行。第1章cpld學(xué)習(xí)教程（3）HDL軟件程序的文本方式

是一種普遍性的輸入方法，大部分的EDA工具軟件都支持文本方式的編輯和編譯。目前常用的高層硬件描述語言VHDL和Verilog-HDL功能極強，覆蓋了邏輯設(shè)計的諸多領(lǐng)域和層次，并支持多種硬件模型。它們都已成為IEEE標(biāo)準(zhǔn)，其優(yōu)點是，語言與工藝的無關(guān)性，可以使設(shè)計者在系統(tǒng)設(shè)計、邏輯驗證階段便確立方案的可行性；語言的公開可利用性，可使它們便于實現(xiàn)大規(guī)模系統(tǒng)的設(shè)計等；硬件描述語言具有很強的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計輸入庫之間轉(zhuǎn)換非常方便。因此，運用硬件描述語言設(shè)計已是當(dāng)前的趨勢。

第1章cpld學(xué)習(xí)教程3．設(shè)計實現(xiàn)設(shè)計的實現(xiàn)就是把設(shè)計輸入文件與硬件芯片實現(xiàn)結(jié)合。首先需要利用EDA軟件系統(tǒng)的綜合器進行邏輯綜合，然后進行器件的布局、布線和適配，最后生成下載文件熔絲圖文件（即JEDEC格式的文件，簡稱JED文件）或位流數(shù)據(jù)文件，或統(tǒng)稱為數(shù)據(jù)文件。第1章cpld學(xué)習(xí)教程（1）邏輯綜合

綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖的描述，針對給定硬件結(jié)構(gòu)進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式聯(lián)系起來。顯然，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換成低級的，可與FPGA/CPLD器件結(jié)構(gòu)相映射的網(wǎng)表文件。

第1章cpld學(xué)習(xí)教程邏輯綜合的內(nèi)容1）語法檢查和設(shè)計規(guī)則檢查。2）網(wǎng)絡(luò)表提取。3）邏輯優(yōu)化和綜合。

第1章cpld學(xué)習(xí)教程（2）器件適配適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的數(shù)據(jù)文件（熔絲圖文件或位流數(shù)據(jù)文件）。邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、布局與布線，適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真。第1章cpld學(xué)習(xí)教程適配與分割適配和分割工作是確定優(yōu)化方案以后的邏輯與器件中的宏單元和I/0單元適配，然后將設(shè)計分割為多個便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個設(shè)計不能裝入一片器件時，可以將整個設(shè)計自動分割成多塊并裝入同一系列的多片器件中去。分割工作可以全部自動實現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制進行。劃分時應(yīng)使所需器件數(shù)目盡可能少，同時應(yīng)使用于器件之間通信的引腳數(shù)目最少。

第1章cpld學(xué)習(xí)教程布局和布線布局和布線工作是在設(shè)計檢驗通過以后由軟件自動完成的，它能以最優(yōu)的方式對邏輯元件布局，并準(zhǔn)確地實現(xiàn)元件間的互連。布線以后軟件會自動生成布線報告，提供有關(guān)設(shè)計中各部分資源的使用情況等信息。第1章cpld學(xué)習(xí)教程4．器件編程與配置設(shè)計編譯好后，將數(shù)據(jù)文件通過編程器或下載電纜下載到目標(biāo)芯片F(xiàn)PGA/CPLD中。ispLSI器件可在線路板上編程，也可以在專用編程器上編程。對CPLD器件來說是將文件JED下載（DownLoad）到CPLD器件中去，對FPGA來說是將位流數(shù)據(jù)文件BG配置到FPGA中去。第1章cpld學(xué)習(xí)教程5．設(shè)計驗證

（1）行為仿真在綜合以前可以先對VHDL所描述的內(nèi)容進行行為仿真，即將VHDL設(shè)計源程序直