《電工電子技術基礎及應用實踐》課件 第10章 組合邏輯電路

《電工電子技術及應用實踐》

第十章

組合邏輯電路本章內(nèi)容§1邏輯電路概述§2組合邏輯電路的分析§3組合邏輯電路的設計

§4加法器§5編碼器§6譯碼器§7數(shù)據(jù)比較器§8數(shù)據(jù)選擇器§9數(shù)據(jù)分配器§1邏輯電路概述一、邏輯電路的分類

根據(jù)邏輯功能的不同，可把邏輯電路分為組合邏輯電路（CombinationalLogicCircuit，CLC）和時序邏輯電路（SequentialLogicCircuit，SLC）兩大類。

組合邏輯電路:是由邏輯門電路組成，并且輸出與輸入之間不存在反饋電路和記憶延遲單元的邏輯電路。組合邏輯電路的一般框架時序邏輯電路的一般框架組合邏輯電路邏輯函數(shù)如下:

在某一時刻，組合邏輯電路的輸入狀態(tài)共同決定了最終的輸出狀態(tài)，而與電路其他時刻狀態(tài)無關。結構特征無反饋電路和記憶單元。工作特征輸出狀態(tài)只與該時刻的輸入有關。§1邏輯電路概述§2組合邏輯電路的分析例題1分析目的：已知電路，找出輸入、輸出的邏輯關系，即電路實現(xiàn)的邏輯功能。分析如下電路圖的邏輯功能?！?組合邏輯電路的分析例題1分析目的：已知電路，找出輸入、輸出的邏輯關系，即電路實現(xiàn)的邏輯功能。分析如下電路圖的邏輯功能?！?組合邏輯電路的分析第一步（1）輸入變量A、B、C：表示三個制約條件?！?”代表滿足條件;“0”代表不滿足條件。輸出變量Y：表示結果?！?”代表結果發(fā)生;

“0”代表結果不發(fā)生。問題：該電路中的輸入、輸出是什么？分別代表的含義呢？該電路有哪些邏輯門構成呢？第一步：讀電路圖及輸入、輸出變量的含義。

（2）輸入與輸出由2級電路組成，共4個“與非門”?！?組合邏輯電路的分析第二步：根據(jù)電路圖寫邏輯表達式?！?組合邏輯電路的分析第三步根據(jù)摩根定理：第三步：化簡邏輯表達式?！?組合邏輯電路的分析第四步表達式：Y=AB+BC+ACABC000001010011100101110111Y00010111第四步：列真值表?！?組合邏輯電路的分析第五步ABCY00000010010001111000101111011111第五步：分析邏輯功能。131223123123由真值表可看到：當輸入A、B、C三個變量中為1（高電平）的個數(shù)大于等于2時，則輸出為1（高電平）。事件發(fā)生事件不發(fā)生§3組合邏輯電路的設計已知功能需求，如何設計電路呢？“何為設計”？所謂“設計”:根據(jù)實際邏輯問題，得出實現(xiàn)該邏輯功能的

最簡

邏輯電路。

準則：“最簡”所謂“最簡”:指所用器件最少，器件種類最少，而且器件之間的連接也最少?！?組合邏輯電路的設計已知功能需求，如何設計電路呢？

分析

設計互逆過程4析根據(jù)需求列真值表依據(jù)真值表寫表達式+化簡設計需求分析畫邏輯電路圖列寫畫§3組合邏輯電路的設計例題1：試設計一個產(chǎn)生報警控制信號的“火災報警電路”，該電路有煙霧、溫度、紫外光三種不同類型的火災探測器，為了防止誤報警，需滿足如下條件，報警系統(tǒng)才產(chǎn)生報警控制信號。131223123123（1）報警：大于等于2個探測器檢測到信號，并發(fā)出信號。（2）不報警：小于2個探測器檢測到信號，并發(fā)出信號?！?組合邏輯電路的設計第一步第一步：設計需求分析。（1）輸入變量A、B、C：表示煙霧、溫度、紫外光探測器是否發(fā)出了探測信號?！?”代表探測器檢測并發(fā)出了探測信號;“0”代表探測器未檢測到信號。（2）輸出變量Y：表示是否發(fā)出報警信號?！?”代表發(fā)出報警信號;

“0”代表無報警信號。（確定電路的輸入、輸出變量）§3組合邏輯電路的設計ABCY00000101001110010111011100010111第二步：根據(jù)需求分析，列真值表。131223123123（1）報警：大于等于2個探測器檢測到信號，并發(fā)出信號。（2）不報警：小于2個探測器檢測到信號，并發(fā)出信號?！?組合邏輯電路的設計第三步第1種方法：首先，選定輸出為“1”的所有行；再次，將每行的輸入變量寫成乘積的形式。（遇到“0”的輸入變量加非號）最后，將各乘積項相加。第2種方法：首先，選定輸出為“0”的所有行；再次，將每行的輸入變量寫成和的形式。（遇到“1”的輸入變量加非號)最后，將各和項相乘即可。第三步：根據(jù)真值表，寫表達式，并化簡?！?組合邏輯電路的設計第三步ABCY00000010010001111000101111011111第1種方法：首先，選定輸出為“1”的所有行；再次，將每行的輸入變量寫成乘積的形式。（遇到“0”的輸入變量加非號。）最后，將各乘積項相加。

§3組合邏輯電路的設計第四步

哪些邏輯門？“與門”、“或門”第四步：根據(jù)表達式，畫邏輯電路圖。Y=AB+BC+AC§4加法器

“加法器”:是為了實現(xiàn)加法運算的，即計算數(shù)的和的電路。作為計算機中算術運算器的基本單元，加法器主要是以二進制運算的，執(zhí)行邏輯操作、移位與指令調(diào)用。12+、921十進制：計算機中的二進制運算:1100+、1001

10101加法器的概念及分類§4加法器加法器的概念及分類

加法器分為:一位加法器（包括：半加器、全加器）和多位加法器（包括：串行進位加法器、超前進位加法器）。1100+、1001

10101CO:本位向高位的進位0+000+111+011+、1

10—A—BA+、B

COS§4加法器需設計一位半加器：

（1）輸入變量A、B：表示一位二進制的加數(shù)和被加數(shù)；

（2）輸出變量S：表示相加后的和數(shù)；

（3）輸出變量CO：表示本位向高位的進位數(shù)；

其中，A、B的取值可以為“0”和“1”；只有當A、B都取“1”時，和為“0”，本位向高位進“1”，其余情況無進位。第一步：設計需求分析。（分析電路的輸入、輸出變量）0+000+111+011+、1

10§4加法器——“半加器的設計”§4加法器——“半加器的設計”00011011ABSCO01100001第二步：根據(jù)需求分析，列真值表。§4加法器——“半加器的設計”第三步（1）選定輸出為“1”的所有行；

（2）將每行的輸入變量寫成乘積的形式。（遇到“0”的輸入變量加非號）（3）將各乘積項相加。第三步：根據(jù)真值表，寫表達式，并化簡。00011011ABSCO01100001“異或門”、“與門”第四步：根據(jù)表達式，畫邏輯電路圖。思考：如何用“與非門”來完成半加器的設計？邏輯符號邏輯電路§4加法器——“半加器的設計”§4加法器——“全加器的設計”S：本位和CO:本位向高位的進位半加器：全加器：Ai+Bi

+Ci-1(低位進位)=Si

(和)

Ci

(向高位進位)全加器：Si：本位和Ci-1：低位向本位的進位Ci:本位向高位的進位1100+、1001

10101—A—B1100+、1101

1

1001—A—Biii§4加法器——“全加器的設計”第一步

第一步：設計需求分析。iii§4加法器——“全加器的設計”第二步輸入輸出0000000110010100110110010101011100111111第二步：根據(jù)需求分析，列真值表。iii§4加法器——“全加器的設計”輸入輸出0000000110010100110110010101011100111111第三步第三步：根據(jù)真值表，寫表達式，并化簡。（1）選定輸出為“1”的所有行；

（2）將每行的輸入變量寫成乘積的形式。（遇到“0”的輸入變量加非號）（3）將各乘積項相加。§4加法器——“全加器的設計”第四步“異或門”“異或門”“與門”、“或門”第四步：根據(jù)表達式，畫邏輯電路圖。邏輯符號§4加法器——“多位加法器”第一種：n位串行進位加法器多位加法器：實現(xiàn)兩個多位二進制數(shù)相加的電路。根據(jù)電路結構的不同，常見的多位加法器分為：串行進位加法器和超前進位加法器。以4位串行進位加法器為例，如下圖所示：1011101111如：進行14+7的運算：=（10101）2=16+4+1=（21）1001110(1110)2+(0111)20CO∑CIABSCO∑CIABSCO∑CIABSCO∑CIABS特點：進位信號是由低位向高位逐級傳遞的，速度慢。0§4加法器——“多位加法器”第二種：超前進位加法器（并行進位加法器）令：

4位超前進位加法器遞推公式§4加法器——“多位加法器”超前進位加法器§4加法器——“多位加法器”常用4位超前進位加法器有74LS283。B3B2B1B0A3A2A1A0S3S2S1S0CICO第二種：超前進位加法器（并行進位加法器）74LS283加數(shù)本位和低位進位進位被加數(shù)拓展應用一：8421BCD碼轉換為余3碼BCD碼+0011=余3碼加法器的應用：代碼轉換、N位加法運算、

減法器、十進制加法。§4加法器——“多位加法器”拓展應用二：N位加法運算拓展應用三：加法器/減法器當C0-1＝0時，B0=B，電路執(zhí)行A+B運算；當C0-1＝1時，B1=B，電路執(zhí)行A－B運算?！?加法器——“多位加法器”常用4位超前進位加法器還有74LS381。本位和加數(shù)/減數(shù)被加數(shù)/被減數(shù)控制端功能信號輸出第二種：超前進位加法器（并行進位加法器）§5編碼器編碼：賦予二進制代碼特定含義的過程。

如：8421BCD碼是用一定位數(shù)的二進制數(shù)來表示十進制數(shù)碼。編碼器：能夠?qū)崿F(xiàn)編碼功能的邏輯電路。譯碼：把代碼狀態(tài)的特定含義翻譯出來的過程。譯碼器：能夠?qū)崿F(xiàn)譯碼操作的電路。編碼§5編碼器按編碼方式不同，分為普通編碼器和優(yōu)先編碼器。優(yōu)先編碼器：允許多個輸入信號，僅對優(yōu)先級高的信號進行編碼。普通編碼器：只允許輸入一個有效的編碼信號。按輸入代碼的不同，分為二進制編碼器、二-十進制編碼器。二-十進制編碼器：用4位二進制代碼對0~9十個十進制數(shù)進行編碼的電路。二進制編碼器：用n位二進制代碼對2n個互斥信號進行編碼的電路。

9個輸入

4位二進制碼輸出

n位二進制碼輸出

§5編碼器CompanyLogo二進制普通編碼器——“三位（又稱8線-3線）二進制普通編碼器”輸入8個互斥的信號輸出3位二進制代碼

3位二進制碼輸出結構框圖真值表§5編碼器二進制普通編碼器——“三位（又稱8線-3線）二進制普通編碼器”邏輯表達式邏輯圖§5編碼器二進制優(yōu)先編碼器——“三位（又稱8線-3線）二進制優(yōu)先編碼器”編碼原則：當多個輸入端同時有信號時，電路只對其中優(yōu)先級別最高的信號進行編碼。在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表§5編碼器二進制優(yōu)先編碼器——“三位（又稱8線-3線）二進制優(yōu)先編碼器”編碼原則：當多個輸入端同時有信號時，電路只對其中優(yōu)先級別最高的信號進行編碼。在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表邏輯表達式§5編碼器二進制優(yōu)先編碼器——“三位（又稱8線-3線）二進制優(yōu)先編碼器”邏輯表達式邏輯圖§5編碼器集成三位（8線-3線）二進制編碼器——“74LS148”I7I6I5I4I3I2I1I0YEXY2Y1Y0YSST74LS148使能輸入端使能輸出端擴展輸出端輸入與輸出為低電平有效。§5編碼器集成三位（8線-3線）二進制編碼器——“74LS148”

YSI7I6I5I4I3I2I1I0YEXY2Y1Y0YSST74LS148使能輸入端使能輸出端擴展輸出端§5編碼器二-十進制普通編碼器二-十進制優(yōu)先編碼器（10線-4線優(yōu)先編碼器）輸入：10個互斥數(shù)碼輸出：4位二進制代碼§5編碼器二-十進制普通編碼器二-十進制優(yōu)先編碼器（10線-4線優(yōu)先編碼器）集成10線-4線優(yōu)先編碼器把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。即：譯碼器是把一種代碼轉換為另一種代碼的電路。一、二進制譯碼器—“三位二進制譯碼器”一、二進制譯碼器——“集成3線-8線譯碼器”二、8421BCD譯碼器——“二-十進制譯碼器”二、8421BCD譯碼器——“集成4線-10線譯碼器”§6譯碼器假設二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）?！?譯碼器——二進制譯碼器3位二進制譯碼器真值表輸入：3位二進制代碼輸出：8個互斥的信號3位二進制譯碼器真值表邏輯表達式集成二進制譯碼器74LS138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當G1＝1、時，譯碼器處于工作狀態(tài)；當G1＝0、時，譯碼器處于禁止狀態(tài)。輸入：自然二進制碼輸出：低電平有效二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應的10個信號，用Y9～Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。8421BCD譯碼器把二進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器?！?譯碼器——8421BCD譯碼器真值表輸入輸出邏輯表達式邏輯圖集成8421BCD碼譯碼器74LS42輸出為反變量，即為低電平有效。數(shù)碼顯示器

用來驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器?！?顯示譯碼器b=c=f=g=1，a=d=e=0時c=d=e=f=g=1，a=b=0時共陰極顯示譯碼器真值表僅適用于共陰極LEDa的卡諾圖b的卡諾圖c的卡諾圖d的卡諾圖e的卡諾圖f的卡諾圖g的卡諾圖邏輯表達式邏輯圖集成顯示譯碼器74LS48引腳排列圖功能表應用1：用二進制譯碼器實現(xiàn)邏輯函數(shù)②將譯碼器的地址輸入端接輸入邏輯變量。?將邏輯式中出現(xiàn)的最小項所對應的譯碼器輸出端連接。①寫出函數(shù)的標準與或表達式，并變換為與非-與非形式。譯碼器的應用若譯碼器輸出端高電平有效，就將選中的輸出端用或門連接；若譯碼器輸出端低電平有效，就將選中的輸出端用與非門連接。例子：用二進制譯碼器實現(xiàn)全加器。?畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標準與或表達式。譯碼器的應用若譯碼器輸出端高電平有效，就將選中的輸出端用或門連接；若譯碼器輸出端低電平有效，就將選中的輸出端用與非門連接。應用2：用二進制譯碼器實現(xiàn)碼制變換十進制碼8421碼用來完成兩個1位二進制數(shù)A、B的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。結果有三種：A＞B、A＜B和A＝B。100100100100ABY(A<B)Y(A=B)Y(A>B)00011011真值表YA<B=AB=L2YA>B=AB=L1YA=B=AB+AB=YA<B

+YA>B=AB+AB=L3一位比較器§7數(shù)據(jù)比較器以4位比較器為例：A=A3A2A1A0B=B3B2B1B0比較原則：從高位往低位逐位進行比較，當高位相等時才繼續(xù)比較下一低位。Y(A<B)Y(A=B)Y(A>B)I(A’<B’)I(A’=B’)I(A’>B’)B3B2B1B0A3A2A1A0邏輯符號A

B輸出級聯(lián)輸入§7數(shù)據(jù)比較器輸入變量：

A3與B3、A2與B2、A1與B1

、A0與B0、A’與B’輸出變量：L1(A＞B)、L2(A＜B)、和L3(A＝B)

輸入A（a3a2a1a0）>B(b3b2b1b0);輸出（A>B）=1A：四位二進制數(shù)輸入（A3為高位）A>B、A<B、A=B：輸出A’>B’、A’<B’、A’=B’：低位控制輸入端B：四位二進制數(shù)輸入（B3為高位）輸入A（a3a2a1a0）<B(b3b2b1b0);輸出（A<B）=1輸入A（a3a2a1a0）=B(b3b2b1b0);輸出由低位控制輸入決定多位比較器74LS85§7數(shù)據(jù)比較器TTL電路：級聯(lián)輸入端A’>B’、

A’<B’和A’=B’須預先分別預置為0、0、1。比較兩個12位二進制數(shù)。設：A=A0~A11,B=B0~B11§7數(shù)據(jù)比較器比較兩個12位二進制數(shù)。設：A=A0~A11,B=B0~B11

并聯(lián)擴展§7數(shù)據(jù)比較器課堂思考：用比較器構成用8421BCD碼進行判定一位十進制數(shù)的四舍五入電路。設計思想：A3～A0：8421BCD碼，B3～B0：0100（十進制數(shù)4），A＞B輸出端用于判別級聯(lián)輸入端a>b、

a<b和a=b須預先分別預置為0、0、1?！?數(shù)據(jù)比較器數(shù)據(jù)選擇器：從多個數(shù)據(jù)輸入中選擇出其中一個進行傳輸?shù)碾娐贰８鶕?jù)輸入端的個數(shù)，數(shù)據(jù)選擇器分為四選一、八選一、十六選一等。其功能類似單刀多擲開關，如下所示：數(shù)據(jù)選擇器示意圖一、概念§8數(shù)據(jù)選擇器

數(shù)據(jù)選擇器由地址端、控制端、數(shù)據(jù)輸入端和使能信號端組成。A1A