《硬件描述語(yǔ)言與FPGA設(shè)計(jì)技術(shù)》課件第6章 宏功能模塊與IP應(yīng)用

第6章宏功能模塊與IP應(yīng)用LPM是LibraryofParameterizedModules（參數(shù)可設(shè)置模塊庫(kù)）的縮寫，Altera提供的可參數(shù)化宏功能模塊和LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)際情況中，必須利用宏功能模塊才可以使用一些Altera特定器件的硬件功能。例如各類片上存儲(chǔ)器、DSP模塊、LVDS驅(qū)動(dòng)器、嵌入式PLL以及SERDES和DDIO電路模塊等。這些可以以圖形或硬件描述語(yǔ)言模塊形式方便調(diào)用的宏功能塊，使得基于EDA技術(shù)的電子設(shè)計(jì)的效率和可靠性有了很大的提高。6.1LPM存儲(chǔ)器設(shè)計(jì)接下頁(yè)6.1.1ROM模塊設(shè)計(jì)1建立初始化數(shù)據(jù)文件初始化數(shù)據(jù)文件即寫入ROM中的波形數(shù)據(jù)文件。QuartusII能接受的LPM_ROM模塊中的初始化數(shù)據(jù)文件的格式有兩種：MemoryInitializationFile（.mif）格式Hexadecimal（Intel-Format）File（.hex）格式。實(shí)際應(yīng)用中只要使用其中一種格式的文件即可。

（1）建立.mif格式文件QuartusIImif文件編輯器mif文件2.LPM_ROM設(shè)計(jì)LPM_ROM設(shè)計(jì)首先利用MegaWizardPlug-InManager定制正弦信號(hào)數(shù)據(jù)ROM宏功能塊，并將以上的波形數(shù)據(jù)加載于此ROM中。設(shè)計(jì)步驟如下：（1）打開MegaWizardPlug-InManager初始對(duì)話框。（2）選擇ROM控制線、地址線和數(shù)據(jù)線。（3）選擇指定路徑上的文件sin2.mif。在圖6-8的“Doyouwantto...”

欄選擇“Yes，usethisfileforthememorycontentdata”

項(xiàng)，并按Browse鈕，選擇指定路徑上的文件sin2.mif。設(shè)計(jì)完成的LPM_ROM模塊6.1.2RAM模塊設(shè)計(jì)選擇LPM_RAM宏功能塊并指定存放路徑和文件名RAM模塊的仿真波形6.1.3FIFO(先進(jìn)先出存儲(chǔ)器)模塊設(shè)計(jì)首先新建目錄，然后編輯FIFO模塊定制完成后，直接測(cè)試可進(jìn)行以下操作退出定制界面，file-->new,調(diào)入定制的文本文件（VHDL）-->saveas(這樣可方便生成工程)-->產(chǎn)生工程，以下過(guò)程與新建project相同F(xiàn)IFO模塊的仿真波形6.2DSP模塊構(gòu)建乘法器乘法器仿真波形6.3正弦信號(hào)發(fā)生器設(shè)計(jì)作為L(zhǎng)PM_ROM的應(yīng)用實(shí)例，利用前面設(shè)計(jì)完成的LPM_ROM構(gòu)成一個(gè)正弦信號(hào)發(fā)生器。正弦信號(hào)發(fā)生器的結(jié)構(gòu)由四個(gè)部分組成：（1）計(jì)數(shù)器或地址發(fā)生器（這里選擇7位）。（2）正弦信號(hào)數(shù)據(jù)ROM（7位地址線，8位數(shù)據(jù)線），含有128個(gè)8位數(shù)據(jù)（一個(gè)正弦周期）。（3）電路頂層設(shè)計(jì)模塊。（4）8位D/A（硬件系統(tǒng)中可用DAC0832模數(shù)轉(zhuǎn)換器件）。正弦信號(hào)發(fā)生器結(jié)構(gòu)圖正弦信號(hào)發(fā)生器頂層模塊電路模塊仿真波形6.3.2使用嵌入式邏輯分析儀測(cè)試數(shù)據(jù)波形用嵌入式邏輯分析儀SignalTapII對(duì)FPGA內(nèi)部信號(hào)進(jìn)行分析測(cè)試。這里SignalTapII的參數(shù)設(shè)置為：采樣深度是4K；采用時(shí)鐘是信號(hào)源的時(shí)鐘CLK；觸發(fā)信號(hào)是計(jì)數(shù)時(shí)鐘使能信號(hào)CLK_EN，觸發(fā)模式是E=1上升沿觸發(fā)采樣。SignalTapII實(shí)時(shí)測(cè)試輸出數(shù)據(jù)SignalTapII測(cè)試正弦信號(hào)發(fā)生器波形6.4在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫編輯器應(yīng)用利用QuartusII的在系統(tǒng)（In-System）讀寫編輯器，對(duì)于CycloneII/III等系列的FPGA，只要對(duì)使用的LPM_ROM或LPM_RAM模塊適當(dāng)設(shè)置，就能直接通過(guò)JTAG口讀取或改寫FPGA內(nèi)處于工作狀態(tài)的存儲(chǔ)器中的數(shù)據(jù)，讀取過(guò)程不影響FPGA的正常工作。6.4.1打開在系統(tǒng)存儲(chǔ)單元編輯窗口6.4.2讀取ROM中的波形數(shù)據(jù)

從FPGA中ROM讀取的波形數(shù)據(jù)6.4.3ROM寫入數(shù)據(jù)ROM數(shù)據(jù)修改后SignalTapII的釆樣波形6.5IP核NCO數(shù)控振蕩器設(shè)計(jì)基于QuartusII和DSPBuilder的MegaCore有多種，如FIR數(shù)字濾波器、FFT離散信號(hào)快速傅里葉變換器、NCO數(shù)控振蕩器（可作為實(shí)現(xiàn)DSP、數(shù)字調(diào)制解調(diào)器、FSK的重要部件），PCI總線核、CSC色彩格式變換器核（用于電視與VGA色彩編碼方式相互變換）、Viterbi譯碼器（最大相似譯碼器，用于對(duì)卷積碼的解碼）IP核等。下面以數(shù)控振蕩器NCO（NumericallyControlledOscillators）核的設(shè)置使用為例，介紹利用QuartusII使用IP核的方法。IP核NCO選擇界面IP核NCO選擇界面NCO參數(shù)設(shè)置窗NCOImplementation參數(shù)設(shè)置窗6.5.4生成仿真文件6.5.5加入IP授權(quán)文件加入NCO授權(quán)文件和QuartusII授權(quán)文件。這里設(shè)授權(quán)文件位置路徑：C:\altera\90\license.DAT。有了授權(quán)文件，在Option對(duì)話框的LicensedAMPP/MegaCorefunctions欄中可以看到FIR、PCI、NCO等IP的授權(quán)碼，這樣就可以編譯出能夠?qū)慒lash的SOF文件。也可以先轉(zhuǎn)變?yōu)殚g接配置編程文件寫入EPCSFlash。6.5.6編譯與功能檢測(cè)

NCO32模塊的測(cè)試電路嵌入式邏輯分析儀測(cè)試波形6.6LPM嵌入式鎖相環(huán)設(shè)計(jì)

Altera的FPGA器件CycloneII/III/IV及StraixII/III/IV等系列中含有高性能的嵌入式模擬鎖相環(huán),其性能遠(yuǎn)優(yōu)于普通數(shù)字鎖相環(huán)。這些鎖相環(huán)PLL可以與一輸入的時(shí)鐘信號(hào)同步，并以其作為參考信號(hào)實(shí)現(xiàn)鎖相，從而輸出一至多個(gè)同步倍頻或分頻的片內(nèi)時(shí)鐘，以供邏輯系統(tǒng)應(yīng)用。與直接來(lái)自外部的時(shí)鐘相比，這種片內(nèi)時(shí)鐘可以減少時(shí)鐘延時(shí)和時(shí)鐘變形，減少片外干擾；還可以改善時(shí)鐘的建立時(shí)間和保持時(shí)間，是系統(tǒng)穩(wěn)定工作的保證。6.6.1建立嵌入式鎖相環(huán)元件設(shè)置鎖相環(huán)輸入?yún)⒖紩r(shí)鐘inclk0為20MHz選擇控制信號(hào)選擇輸出頻率c0為0.00258MHz嵌入式鎖相環(huán)時(shí)鐘正弦信號(hào)發(fā)生器電路6.6.2鎖相環(huán)仿真測(cè)試和硬件特性

鎖相環(huán)仿真波形部分Cyclone系列FPGA的下限至上限的頻率范圍：Cyclone系列FPGA的PLL：20MHz至270MHz；CycloneII系列FPGA的PLL：10MHz至400MHz；CycloneIII系列FPGA的PLL：2KHz至1300MHz；CycloneIV系列FPGA的PLL：2KHz至1000MHz。其中從CycloneIII系列FPGA起，嵌入式PLL的輸出頻域大幅度擴(kuò)展，為高質(zhì)量的數(shù)字系統(tǒng)設(shè)計(jì)提供了很好的支持。6.78051單片機(jī)IP軟核應(yīng)用已經(jīng)廣為熟悉的89C51或與其兼容的單片機(jī)基本配置有ROM和RAM。在FPGA中，調(diào)用8051軟核并接上ROM和RAM后就成為一個(gè)完整的51單片機(jī)，本節(jié)以此為例介紹8051軟核在FPGA中的設(shè)計(jì)與使用方法。基本8051CPU核應(yīng)用電路LPM_RAM參數(shù)設(shè)置LPM_ROM設(shè)置單片機(jī)雙向端口電路設(shè)置FPGA的總線口輸出為上拉LPM_ROM初始化文件路徑6.8LPM模塊的文本調(diào)用

參數(shù)設(shè)置好的LPM宏功能模塊可以在圖形方式中調(diào)用，也可以采用文本方式調(diào)用，這就是宏功能模塊進(jìn)行例化。6.8.1在QuartusII中對(duì)宏功能模塊進(jìn)行例化對(duì)宏功能模塊例化的途徑有多種，如可以在BlockEditor中直接例化；在HDL代碼中例化（通過(guò)端口和參數(shù)定義例化，或使用MegaWizardPlug-InManager對(duì)宏功能模塊進(jìn)行參數(shù)化并建立包裝文件），也可以通過(guò)界面，在QuartusII中對(duì)Altera宏功能模塊和LPM函數(shù)進(jìn)行例化。6.8.2LPM模塊的VHDL文本方式調(diào)用可以使用MegaWizardPlug-InManager建立宏功能模塊或自定義宏功能模塊變量。再利用MegaWizardPlug-InManager建立包含宏功能模塊實(shí)例的VerilogHDL或VHDL包裝文件，然后，可以在設(shè)計(jì)中使用此文件。對(duì)于VHDL宏功能模塊，MegaWizardPlug-Inanager還建立組件申明文件?？梢蕴峁┦褂枚丝诤蛥?shù)定義，采用或調(diào)用任何其他模塊或組件相類似方法調(diào)用函數(shù)，直接在VerilogHDL或VHDL設(shè)計(jì)中對(duì)宏功能模塊進(jìn)行例化。在VHDL中，還需要使用組件申明。在VHDL中例化方法如下：1.打開LPM模塊文本并測(cè)試定制好LPM模塊后應(yīng)將其設(shè)置成工程進(jìn)行仿真測(cè)試，以確保其功能的可靠，并熟悉該元件的時(shí)序情況。對(duì)于LPM_ROM應(yīng)當(dāng)通過(guò)仿真了解數(shù)據(jù)文件是否己被加載進(jìn)去?！纠?-2】正弦波形數(shù)據(jù)ROM文件LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.altera_mf_components.all;--使用宏功能庫(kù)中的所有元件ENTITYsin2_romIS PORT(address:INSTD_LOGIC_VECTOR(5DOWNTO0); inclock:INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDsin2_rom;ARCHITECTURESYNOFsin2_romIS SIGNALsub_wire0 :STD_LOGIC_VECTOR(7DOWNTO0); COMPONENTaltsyncram--例化altsyncram元件，調(diào)用了LPM模塊altsyncram GENERIC(--參數(shù)傳遞語(yǔ)句

intended_device_family :STRING;--類屬參量數(shù)據(jù)類型定義

width_a :NATURAL;widthad_a :NATURAL; numwords_a :NATURAL;operation_mode :STRING; outdata_reg_a :STRING;address_aclr_a :STRING;outdata_aclr_a :STRING; width_byteena_a :NATURAL; init_file :STRING; lpm_hint :STRING; lpm_type :STRING ); PORT( clock0 :INSTD_LOGIC;--altsyncram元件接口聲明

address_a :INSTD_LOGIC_VECTOR(5DOWNTO0); q_a :OUTSTD_LOGIC_VECTOR(7DOWNTO0)); ENDCOMPONENT;BEGIN q<=sub_wire0(7DOWNTO0); altsyncram_component:altsyncram GENERICMAP(intended_device_family=>"Cyclone",--參數(shù)傳遞映射

width_a=>8,--數(shù)據(jù)線寬度8 widthad_a=>6,--地址線寬度6 numwords_a=>64,--數(shù)據(jù)數(shù)量64 operation_mode=>"ROM",--LPM模式ROM outdata_reg_a=>"UNREGISTERED",--輸出無(wú)鎖存

address_aclr_a=>"NONE",--無(wú)異步地址清0 outdata_aclr_a=>"NONE",--無(wú)輸出鎖存異步清0 width_byteena_a=>1,--byteena_a輸入口寬度1 init_file=>"../wave_edit/SIN2.mif",--ROM初始化數(shù)據(jù)文件lpm_hint=>"ENABLE_RUNTIME_MOD=YES,INSTANCE_NAME=NONE", lpm_type=>"altsyncram")--LPM類型

PORTMAP(clock0=>inclock,address_a=>address,q_a=>sub_wire0);ENDSYN;2.編寫VHDL頂層設(shè)計(jì)文件并仿真LIBRARYIEEE;--正弦信號(hào)發(fā)生器源文件USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSIN_LPM_ROMISPORT(CLK: