EDA應(yīng)用技術(shù) 第2版 課件 02-EDA技術(shù)概述及設(shè)計(jì)工具軟件使用課件

項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用基于FPGA(Field-ProgrammableGateArray)采用EDA（ElectronicDesignAutomation）技術(shù)設(shè)計(jì)電子系統(tǒng)是用硬件描述語(yǔ)言設(shè)計(jì)邏輯控制電路，是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，是電子設(shè)計(jì)技術(shù)與制造技術(shù)的核心，給電子產(chǎn)品的設(shè)計(jì)開發(fā)帶來革命性變化。隨著信息產(chǎn)業(yè)和微電子技術(shù)、可編程邏輯嵌入式系統(tǒng)設(shè)計(jì)技術(shù)的發(fā)展，F(xiàn)PGA應(yīng)用范圍遍及航空航天、醫(yī)療、通訊、網(wǎng)絡(luò)通訊、安防、廣播、汽車電子、工業(yè)、消費(fèi)類市場(chǎng)、測(cè)量測(cè)試等多個(gè)熱門領(lǐng)域。EDA技術(shù)概述1.

FPGA的工作原理FPGA的基本原理是通過擦寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)不同的邏輯功能。查找表（Look-Up-Table，LUT），實(shí)際上是一個(gè)RAM。目前，F(xiàn)PGA中多數(shù)使用4輸入的LUT，每一個(gè)LUT可以看成一個(gè)有4位地址線的16×1的RAM。當(dāng)用戶通過原理圖或硬件描述語(yǔ)言描述了一個(gè)邏輯電路以后，F(xiàn)PGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把這些計(jì)算結(jié)果事先寫入RAM中，這樣，每輸入一組邏輯值進(jìn)行邏輯運(yùn)算時(shí)，就等于輸入一個(gè)地址進(jìn)行查表，找到地址對(duì)應(yīng)的內(nèi)容后進(jìn)行輸出即可。項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用2.

FPGA的基本結(jié)構(gòu)FPGA結(jié)構(gòu)通常包括三種基本邏輯模塊：可編程輸入/輸出模塊（I/OB）、可編程邏輯模塊（CLB）和可編程布線資源（PI）。較復(fù)雜的FPGA結(jié)構(gòu)中還有其他一些功能模塊如圖1.11所示。圖1.11FPGA的結(jié)構(gòu)框圖項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用3.基于FPGA的EDA開發(fā)流程基于FPGA的基本開發(fā)流程，主要包括設(shè)計(jì)輸入（DesignEntry）、仿真（Simulation）、綜合（Synthesize）、布局布線（PlaceandRoute）和下載編程等步驟，一般開發(fā)流程，如圖1.14所示。圖1.14基于FPGA的EDA開發(fā)流程項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用EDA技術(shù)的核心是利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)，EDA軟件是進(jìn)行設(shè)計(jì)開發(fā)必不可少的工具。不同F(xiàn)PGA芯片生產(chǎn)廠商的開發(fā)工具不同，本書主要介紹開發(fā)Altera公司FPGA芯片的綜合開發(fā)工具QuartusPrime20.1。QuartusPrime20.1綜合開發(fā)工具完全支持VHDL、VerilogHDL的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、VerilogHDL邏輯綜合器，提供了與第三方仿真工具M(jìn)odelSim-Altera2020.1的無縫連接。設(shè)計(jì)工具軟件使用項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用1.QuartusII設(shè)計(jì)開發(fā)工具使用運(yùn)行QuartusPrime20.1進(jìn)入開發(fā)環(huán)境，用戶界面，如圖1.15所示。它由標(biāo)題欄、菜單欄、工具欄、工程管理窗口、任務(wù)窗口、消息窗口、狀態(tài)窗口和工作區(qū)等幾部分組成。在QuartusPrime20.1集成開發(fā)環(huán)境，選擇【View】菜單【UtilityWindows】命令，可添加或隱藏工程管理窗口、任務(wù)窗口等窗口。圖1.15QuartusPrime用戶界面項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用QuartusPrime20.1開發(fā)工具進(jìn)行FPGA器件的開發(fā)應(yīng)用，其過程主要有設(shè)計(jì)輸入、設(shè)計(jì)處理、邏輯仿真和器件編程等階段。在設(shè)計(jì)的任何階段出現(xiàn)錯(cuò)誤，都需要進(jìn)行糾正錯(cuò)誤，直至每個(gè)階段都正確為止。（1）設(shè)計(jì)輸入階段QuartusPrime20.1開發(fā)工具的工作對(duì)象是工程，工程用來管理所有設(shè)計(jì)文件以及編輯設(shè)計(jì)文件過程中產(chǎn)生的中間文件。設(shè)計(jì)輸入階段主要包括工程的創(chuàng)建和設(shè)計(jì)文件的輸入。項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用①建立工程選擇【File】菜單【NewProjectWizard…】命令，出現(xiàn)新建工程向?qū)А綨ewProjectWizard】對(duì)話框，新建工程向?qū)?步驟中的第1頁(yè)如圖1.16所示。圖1.16新建工程向?qū)У?頁(yè)項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用新建工程向?qū)У?頁(yè)，用來向工程添加或刪除已有的設(shè)計(jì)文件，如圖1.17所示。在新建工程向?qū)У?頁(yè)，單擊“…”按鍵，可瀏覽文件選項(xiàng)，添加文件到該工程的文件。圖1.17新建工程向?qū)У?頁(yè)項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用新建工程向?qū)У?頁(yè)，用來設(shè)置目標(biāo)芯片的型號(hào)，如圖1.18所示?？筛鶕?jù)器件編程目標(biāo)器件的FPGA芯片型號(hào)，選擇器件的型號(hào)、封裝方式、引腳數(shù)目、速度級(jí)別等。圖1.18新建工程向?qū)У?頁(yè)項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用新建工程向?qū)У?頁(yè)，用來設(shè)置第三方EDA工具，如圖1.19所示。該頁(yè)面上可添加第三方EDA綜合、仿真、定時(shí)等分析工具。QuartusPrime20.1中沒有自帶仿真工具，因而，在此可選擇ModelSim-Altera仿真工具。圖1.19新建工程向?qū)У?頁(yè)項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用在新建工程向?qū)ё詈笠豁?yè)，如圖1.20所示。給出了前面設(shè)置的內(nèi)容摘要。圖1.20新建工程向?qū)У?頁(yè)項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用②輸入設(shè)計(jì)文件選擇【File】菜單【New...】命令或單擊工具欄上的【New】按鍵，出現(xiàn)【New】對(duì)話框，如圖1.21所示。在【New】對(duì)話框的【DesignFile】中，選擇不同的設(shè)計(jì)文件類型，單擊【OK】按鍵，打開不同類型的文件編輯器。圖1.21選擇新建文件類型項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用在【New】對(duì)話框中，選擇產(chǎn)生原理圖文件的【BlockDiagram/SchematicFile】類型，打開圖形編輯器，如圖1.22所示。通過圖形編輯器可以編輯圖形，畫出原理圖。圖1.22圖形編輯器界面項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用在【New】對(duì)話框中，【VHDLFile】、【AHDLFile】、【VerilogHDLFile】分別為VHDL、AHDL、VerilogHDL等硬件描述的文本文件，其生成的設(shè)計(jì)文件擴(kuò)展名分別為“.vhd”、“.tdf”、“.v”?？梢栽谌鐖D2.23所示的文本編輯窗口下，按照各自的語(yǔ)言規(guī)則直接輸入設(shè)計(jì)文件，也可以用QuartusII提供的相應(yīng)的文本文件編輯模板，快速準(zhǔn)確地輸入文本文件。項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用圖1.23文本編輯窗口設(shè)計(jì)處理階段包括設(shè)計(jì)錯(cuò)誤檢查、邏輯綜合、器件配置以及產(chǎn)生編程下載文件。選擇【Processing】菜單【StartCompilation】命令或直接單擊工具欄【StartCompilation】編譯快捷按鍵，開始執(zhí)行編譯操作，對(duì)設(shè)計(jì)文件進(jìn)行全面的檢查、邏輯綜合、產(chǎn)生下載編程文件等。編譯結(jié)束后，給出了編譯后的信息，如圖1.24所示。（2）設(shè)計(jì)處理階段圖1.24完成編譯后的界面項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用當(dāng)一個(gè)工程文件編譯通過后，能否實(shí)現(xiàn)預(yù)期的邏輯功能，需要進(jìn)行仿真檢驗(yàn)。仿真一般分為功能仿真和加入延時(shí)后的時(shí)序仿真。功能仿真，驗(yàn)證所寫代碼是否能完成設(shè)計(jì)功能，是設(shè)計(jì)程序編譯綜合后的仿真。在QuartusPrime20.1集成環(huán)境，選擇【Tools】菜單【RunSimulationTool】選項(xiàng)【RTLSimulation】命令，進(jìn)行功能仿真。時(shí)序仿真，加入了門級(jí)電路的延遲，是布局布線后的仿真。在QuartusPrime20.1集成環(huán)境，選擇【Tools】菜單【RunSimulationTool】選項(xiàng)【GateLevelSimulation】命令，進(jìn)行時(shí)序仿真。

（3）邏輯仿真階段項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用編程下載的目的是將設(shè)計(jì)所生成的文件通過計(jì)算機(jī)下載到目標(biāo)器件，驗(yàn)證設(shè)計(jì)是否滿足實(shí)際要求或能否在實(shí)際中應(yīng)用。

①鎖定引腳在進(jìn)行器件編程前，需將輸入輸出電路的端口與相應(yīng)的FPGA芯片管腳相連接并鎖定引腳。鎖定引腳是指將設(shè)計(jì)文件的輸入輸出信號(hào)分配給器件的引腳。

（4）器件編程階段項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用在QuartusPrime20.1集成環(huán)境，選擇【Assignments】菜單【PinPlanner】命令，出現(xiàn)如圖1.25所示的對(duì)話框。在節(jié)點(diǎn)列表區(qū)列出了工程所有輸入輸出端口的名稱，在需要鎖定的節(jié)點(diǎn)名處，雙擊引腳鎖定區(qū)【Location】，在列出的引腳號(hào)中進(jìn)行選擇。完成所有引腳鎖定后，需再次進(jìn)行編譯，引腳鎖定才能生效并保存。圖1.25鎖定引腳操作界面項(xiàng)目一EDA技術(shù)概述及設(shè)計(jì)工具軟件使用編譯成功后，QuartusPrime會(huì)生成編程數(shù)據(jù)文件（如.pof和.sof），通過下載電纜將編程數(shù)據(jù)文件下載到預(yù)先選擇的FPGA芯片中，該芯片就會(huì)執(zhí)行設(shè)計(jì)文件描述的功能。②器件編程下載器件編程的操作包括編程連接與編