單片機(jī)上下拉電阻總結(jié)（不懂得看過來）

單片機(jī)上下拉電阻總結(jié)（不懂得看過來）含2篇文章上下拉電阻總結(jié)（不懂得看過來）一、定義：上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！上拉是對器件注入電流，下拉是輸出電流；弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分；對于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。二、上下拉電阻作用：1、提高電壓準(zhǔn)位：a.當(dāng)TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。b.OC門電路必須加上拉電阻，以提高輸出的高電平值。2、加大輸出引腳的驅(qū)動能力，有的單片機(jī)管腳上也常使用上拉電阻。3、N/Apin防靜電、防干擾：在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。同時管腳懸空就比較容易接受外界的電磁干擾。4、電阻匹配，抑制反射波干擾：長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。5、預(yù)設(shè)空間狀態(tài)/缺省電位：在一些CMOS輸入端接上或下拉電阻是為了預(yù)設(shè)缺省電位.當(dāng)你不用這些引腳的時候,這些輸入端下拉接0或上拉接1。在I2C總線等總線上，空閑時的狀態(tài)是由上下拉電阻獲得6.提高芯片輸入信號的噪聲容限：輸入端如果是高阻狀態(tài)，或者高阻抗輸入端處于懸空狀態(tài)，此時需要加上拉或下拉，以免收到隨機(jī)電平而影響電路工作。同樣如果輸出端處于被動狀態(tài)，需要加上拉或下拉，如輸出端僅僅是一個三極管的集電極。從而提高芯片輸入信號的噪聲容限增強(qiáng)抗干擾能力。{電源到元件間的叫上拉電阻,作用是平時使該腳為高電平地到元件間的叫下拉電阻,作用是平時使該腳為低電平上拉電阻和下拉電阻的范圍由器件來定(我們一般用10K)+Vcc+------+=上拉電阻|+-----+|元件||+-----++------+=下拉電阻-Gnd一般來說上拉或下拉電阻的作用是增大電流，加強(qiáng)電路的驅(qū)動能力比如說51的p1口還有，p0口必須接上拉電阻才可以作為io口使用上拉和下拉的區(qū)別是一個為拉電流，一個為灌電流一般來說灌電流比拉電流要大也就是灌電流驅(qū)動能力強(qiáng)一些}三、上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動電流考慮應(yīng)當(dāng)足夠小；電阻小，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對下拉電阻也有類似道理四、原理：上拉電阻實(shí)際上是集電極輸出的負(fù)載電阻。不管是在開關(guān)應(yīng)用和模擬放大，此電阻的選則都不是拍腦袋的。工作在線性范圍就不多說了，在這里是討論的是晶體管是開關(guān)應(yīng)用，所以只談開關(guān)方式。找個TTL器件的資料單獨(dú)看末級就可以了，內(nèi)部都有負(fù)載電阻根據(jù)不同驅(qū)動能力和速度要求這個電阻值不同，低功耗的電阻值大，速度快的電阻值小。但芯片制造商很難滿足應(yīng)用的需要不可能同種功能芯片做許多種，因此干脆不做這個負(fù)載電阻，改由使用者自己自由選擇外接，所以就出現(xiàn)OC、OD輸出的芯片。由于數(shù)字應(yīng)用時晶體管工作在飽和和截止區(qū)，對負(fù)載電阻要求不高，電阻值小到只要不小到損壞末級晶體管就可以，大到輸出上升時間滿足設(shè)計(jì)要求就可，隨便選一個都可以正常工作。但是一個電路設(shè)計(jì)是否優(yōu)秀這些細(xì)節(jié)也是要考慮的。集電極輸出的開關(guān)電路不管是開還是關(guān)對地始終是通的，晶體管導(dǎo)通時電流從負(fù)載電阻經(jīng)導(dǎo)通的晶體管到地，截止時電流從負(fù)載電阻經(jīng)負(fù)載的輸入電阻到地，如果負(fù)載電阻選擇小點(diǎn)功耗就會大，這在電池供電和要求功耗小的系統(tǒng)設(shè)計(jì)中是要盡量避免的，如果電阻選擇大又會帶來信號上升沿的延時，因?yàn)樨?fù)載的輸入電容在上升沿是通過無源的上拉電阻充電，電阻越大上升時間越長，下降沿是通過有源晶體管放電，時間取決于器件本身。因此設(shè)計(jì)者在選擇上拉電阻值時，要根據(jù)系統(tǒng)實(shí)際情況在功耗和速度上兼顧。3.從IC(MOS工藝)的角度,分別就輸入/輸出引腳做一解釋:1.對芯片輸入管腳,若在系統(tǒng)板上懸空(未與任何輸出腳或驅(qū)動相接)是比較危險的.因?yàn)榇藭r很有可能輸入管腳內(nèi)部電容電荷累積使之達(dá)到中間電平(比如1.5V),而使得輸入緩沖器的PMOS管和NMOS管同時導(dǎo)通,這樣一來就在電源和地之間形成直接通路,產(chǎn)生較大的漏電流,時間一長就可能損壞芯片.并且因?yàn)樘幱谥虚g電平會導(dǎo)致內(nèi)部電路對其邏輯(0或1)判斷混亂.接上上拉或下拉電阻后,內(nèi)部點(diǎn)容相應(yīng)被充(放)電至高(低)電平,內(nèi)部緩沖器也只有NMOS(PMOS)管導(dǎo)通,不會形成電源到地的直流通路.(至于防止靜電造成損壞,因芯片管腳設(shè)計(jì)中一般會加保護(hù)電路,反而無此必要).2.對于輸出管腳:1)正常的輸出管腳(push-pull型),一般沒有必要接上拉或下拉電阻.2)OD或OC(漏極開路或集電極開路)型管腳,這種類型的管腳需要外接上拉電阻實(shí)現(xiàn)線與功能(此時多個輸出可直接相連.典型應(yīng)用是:系統(tǒng)板上多個芯片的INT(中斷信號)輸出直接相連,再接上一上拉電阻,然后輸入MCU的INT引腳,實(shí)現(xiàn)中斷報(bào)警功能).其工作原理是:在正常工作情況下,OD型管腳內(nèi)部的NMOS管關(guān)閉,對外部而言其處于高阻狀態(tài),外接上拉電阻使輸出位于高電平(無效中斷狀態(tài));當(dāng)有中斷需求時,OD型管腳內(nèi)部的NMOS管接通,因其導(dǎo)通電阻遠(yuǎn)遠(yuǎn)小于上拉電阻,使輸出位于低電平(有效中斷狀態(tài)).針對MOS電路上下拉電阻阻值以幾十至幾百K為宜.(注:此回答未涉及TTL工藝的芯片,也未曾考慮高頻PCB設(shè)計(jì)時需考慮的阻抗匹配,電磁干擾等效應(yīng).)1,芯片引腳上注明的上拉或下拉電阻,是指設(shè)計(jì)在芯片引腳內(nèi)部的一個電阻或等效電阻.設(shè)計(jì)這個電阻的目的,是為了當(dāng)用戶不需要用這個引腳的功能時,不用外加元件,就可以置這個引腳到缺省的狀態(tài).而不會使CMOS輸入端懸空.使用時要注意如果這個缺省值不是你所要的,你應(yīng)該把這個輸入端直接連到你需要的狀態(tài).2,這個引腳如果是上拉的話,可以用于"線或"邏輯.外接漏極開路或集電極開路輸出的其他芯片.組成負(fù)邏輯或輸入.如果是下拉的話,可以組成正邏輯"線或",但外接只能是CMOS的高電平漏極開路的芯片輸出,這是因?yàn)镃MOS輸出的高,低電平分別由PMOS和NMOS的漏極給出電流,可以作成P漏開路或N漏開路.而TTL的高電平由源極跟隨器輸出電流,不適合"線或".3,TTL到CMOS的驅(qū)動或反之,原則上不建議用上下拉電阻來改變電平,最好加電平轉(zhuǎn)換電路.如果兩邊的電源都是5伏,可以直接連但影響性能和穩(wěn)定,尤其是CMOS驅(qū)動TTL時.兩邊邏輯電平不同時,一定要用電平轉(zhuǎn)換.電源電壓3伏或以下時,建議不要用直連更不能用電阻拉電平.4,芯片外加電阻由應(yīng)用情況決定,但是在邏輯電路中用電阻拉電平或改善驅(qū)動能力都是不可行的.需要改善驅(qū)動應(yīng)加驅(qū)動電路.改變電平應(yīng)加電平轉(zhuǎn)換電路.包括長線接收都有專門的芯片.GSM教你理解上下拉電阻（完成）1、當(dāng)TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值?！綯TL-CMOS匹配輸出電平】2、OC(集電極開路，TTL)或OD(漏極開路，COMS)輸出必須加上拉電阻，才能使用。假如有一個三態(tài)的門帶下一級門.如果直接把三態(tài)的輸出接在下一級的輸入上,當(dāng)三態(tài)的門為高阻態(tài)時,下一級的輸入就如同漂空一樣.可能引起邏輯的錯誤,對MOS電路也許是有破壞性的.所以用電阻將下一級的輸入拉高或拉低,既不影響邏輯又保正輸入不會漂空【OC】3、為加大輸出引腳的驅(qū)動能力，有的單片機(jī)管腳上也常使用上拉電阻。【驅(qū)動能力】4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路?！据斎胱杩埂?、芯片的管腳加上拉電阻來提高輸出電平,從而提高芯片輸入信號的噪聲容限增強(qiáng)抗干擾能力【噪聲容限】6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。【EMC】7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾?！倦娮杵ヅ洹?、可以用來降低輸出電流。設(shè)上拉電阻的阻值為R，當(dāng)輸出低電平時，輸出端的電流為(Vcc-Vsds)/R(設(shè)Vsds為CMOS管飽和壓降)，如果直接將OD端接在電源Vcc上，相當(dāng)于R=0，這意味著電流過大，從而造成輸出端燒毀。【輸出電流】9、如果輸出電流比較大，輸出的電平就會降低（電路中已經(jīng)有了一個上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量，把電平“拉高”。（就是并一個電阻在IC內(nèi)部的上拉電阻上，讓它的壓降小一點(diǎn)）。當(dāng)然管子按需要該工作在線性范圍的上拉電阻不能太小。當(dāng)然也會用這個方式來實(shí)現(xiàn)門電路電平的匹配。10、需要注意的是，上拉電阻太大會引起輸出電平的延遲。（RC延時）11、一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設(shè)定成高電平。在數(shù)字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地12、上拉電阻的工作原理圖如右圖上部的一個BiasResaitor電阻因?yàn)槭墙拥兀蚨凶鱿吕娮?，意思是將電路?jié)點(diǎn)A的電平向低方向（地）拉；同樣，圖中下部的一個BiasResaitor電阻因?yàn)榻与娫矗ㄕ?，因而叫做上拉電阻，意思是將電路?jié)點(diǎn)A的電平向高方向（電源正）拉。當(dāng)然，許多電路中上拉電阻和下拉電阻中間的那個12k電阻是沒有的或者是看不到的。上圖是RS－485/RS－422總線上的，可以一下子認(rèn)識上拉電阻和下拉電阻的意思。但許多電路只有一個上拉電阻或下拉電阻，而且實(shí)際中，還是上拉電阻的為多。下拉電阻和上拉電阻的原理差不多，只是拉到GND去而已，那樣電平就會被拉低。下拉電阻一般用于設(shè)定低電平或者是阻抗匹配(抗回波干擾)上拉電阻是用來解決總線驅(qū)動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是灌電流。上拉是對器件注入電流，下拉是輸出電流。上拉電阻阻值的選擇原則包括1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動電流考慮應(yīng)當(dāng)足夠小；電阻小，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對下拉電阻也有類似道理對上拉電阻和下拉電阻的選擇應(yīng)結(jié)合開關(guān)管特性和下級電路的輸入特性進(jìn)行設(shè)定，主要需要考慮以下幾個因素：1．驅(qū)動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅(qū)動能力越強(qiáng)，但功耗越大，設(shè)計(jì)是應(yīng)注意兩者之間的均衡。2．下級電路的驅(qū)動需求。同樣以上拉電阻為例，當(dāng)輸出高電平時，開關(guān)管斷開，上拉電阻應(yīng)適當(dāng)選擇以能夠向下級電路提供足夠的電流。3．高低電平的設(shè)定。不同電路的高低電平的門檻電平會有不同，電阻應(yīng)適當(dāng)設(shè)定以確保能輸出正確的電平。以上拉電阻為例，當(dāng)輸出低電平時，開關(guān)管導(dǎo)通，上拉電阻和開關(guān)管導(dǎo)通電阻分壓值應(yīng)確保在零電平門檻之下。4．頻率特性。以上拉電阻為例，上拉電阻和開關(guān)管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設(shè)定應(yīng)考慮電路在這方面的需求。下拉電阻的設(shè)定的原則和上拉電阻是一樣的。上拉電阻阻值選擇OC門輸出高電平時是一個高阻態(tài)，其上拉電流要由上拉電阻來提供，例：設(shè)輸入端每端口不大于100uA,設(shè)輸出口驅(qū)動電流約500uA，標(biāo)準(zhǔn)工作電壓是5V，輸入口的高低電平門限為0.8V(低于此值為低電平)；2V(高電平門限值)。選上拉電阻時：500uAx8.4K=4.2即選大于8.4K時輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅(qū)動電流較大，則阻值可減小，保證下拉時能低于0.8V即可。當(dāng)輸出高電平時，忽略管子的漏電流，兩輸入口需200uA200uAx15K=3V即上拉電阻壓降為3V，輸出口可達(dá)到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列設(shè)計(jì)時管子的漏電流不可忽略，IO口實(shí)際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級聯(lián)的輸入口，高于低電平門限值就不可靠了）再例：一、最大值的計(jì)算原則：要保證上拉電阻明顯小于負(fù)載的阻抗，以使高電平時輸出有效。例如：負(fù)載阻抗是10K，供電電壓是5V，如果要求高電平不小于4.5V，那么，上拉電阻最大值R大5-4.5)=10:5R大=1K也就是最大值1k，（如果超過了1k，輸出的高電平就小于4.5V了）二、最小值的計(jì)算原則：保證不超過管子的額定電流（如果不是場效應(yīng)管而是三極管也可依照飽和電流來計(jì)算）例：管子的額定電流150mA，放大倍數(shù)100，基極限流電阻10k，工作在5v的系統(tǒng)中。那么，算法如下：Ib＝U/R=(5-0.7)/10=0.47(mA)Ic＝100*0.47＝47mA小于額定的150，所以可以按飽和法來算最小值。上拉電阻最小值R?。?v/47mA=106歐姆（如果小于這個電阻，管子就會過飽和而沒有意義了。如果大于這個值，管子的導(dǎo)體電阻就會變大一些，所以太高也不利于低電平的輸出）注意：算出最大最小值后，一般是隨便選個中間值就可以了，例如本例子可以選510歐姆的上拉電阻。但是，如果負(fù)載電流較大，低電平要求嚴(yán)格，那么就要選100歐姆的上拉電阻。但是如果考慮省電因素，而低電平要求不嚴(yán)格，那么就可用1K的上拉電阻了。更詳細(xì)的計(jì)算可參考文章：集成OC門上拉電阻的分析計(jì)算P0為什么要上拉電阻原因有：1.P0口片內(nèi)無上拉電阻2.P0為I/O口工作狀態(tài)時，上方FET被關(guān)斷，從而輸出腳浮空，因此P0用于輸出線時為開漏輸出。3.由于片內(nèi)無上拉電阻，上方FET又被關(guān)斷，P0輸出1時無法拉升端口電平。P0是雙向口，其它P1，P2，P3是準(zhǔn)雙向口。準(zhǔn)雙向口是因?yàn)樵谧x外部數(shù)據(jù)時要先“準(zhǔn)備”一下，為什么要準(zhǔn)備一下呢？單片機(jī)在讀準(zhǔn)雙向口的端口時，現(xiàn)應(yīng)給端口鎖存器賦1，目的是使FET關(guān)斷，不至于因片內(nèi)FET導(dǎo)通使端口鉗制在低電平。上下拉一般選10k！什么是OC、OD集電極開路門(集電極開路OC或源極開路OD)open-drain是漏極開路輸出的意思，相當(dāng)于集電極開路(Open-Collector)輸出，即ttl中的集電極開路（oc）輸出。一般用于線或、線與，也有的用于電流驅(qū)動。Open-Drain是對mos管而言，open-collector是對雙極型管而言，在用法上沒啥區(qū)別。引入OC(或OD)的原因OC(OD)電路類型的出現(xiàn)是應(yīng)發(fā)光二極管的應(yīng)用而產(chǎn)生的，由于發(fā)光二極管亮度高，驅(qū)動電壓小，電流也小，壽命長，可以直接接入TTL、CMOS電路中，能夠降低產(chǎn)品成本，所以得到了廣泛的應(yīng)用。發(fā)光二極管的驅(qū)動電流不超過20mA，設(shè)Vsds=0.3V，那么在Vcc=3.3V電路中，上拉電阻可以這樣估算:R=(Vcc-Vsds)/20mA=150Ω，實(shí)際應(yīng)用中為了安全起見，常取R=200Ω。開漏形式的電路有以下幾個特點(diǎn)：1.利用外部電路的驅(qū)動能力，減少IC內(nèi)部的驅(qū)動。或驅(qū)動比芯片電源電壓高的負(fù)載.【驅(qū)動能力】2.可以將多個開漏輸出的Pin，連接到一條線上。通過一只上拉電阻，在不增加任何器件的情況下，形成“與邏輯”關(guān)系。這也是I2C，SMBus等總線判斷總線占用狀態(tài)的原理。如果作為圖騰輸出必須接上拉電阻。接容性負(fù)載時，下降延是芯片內(nèi)的晶體管，是有源驅(qū)動，速度較快；上升延是無源的外接電阻，速度慢。如果要求速度高電阻選擇要小，功耗會大。所以負(fù)載電阻的選擇要兼顧功耗和速度。【線與】3.可以利用改變上拉電源的電壓，改變傳輸電平。例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。4.開漏Pin不連接外部的上拉電阻，則只能輸出低電平。一般來說，開漏是用來連接不同電平的器件，匹配電平用的。5.正常的CMOS輸出級是上、下兩個管子，把上面的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩個：電平轉(zhuǎn)換和線與。6.由于漏級開路，所以后級電路必須接一上拉電阻，上拉電阻的電源電壓就可以決定輸出電平。這樣你就可以進(jìn)行任意電平的轉(zhuǎn)換了。7.線與功能主要用于有多個電路對同一信號進(jìn)行拉低操作的場合，如果本電路不想拉低，就輸出高電平，因?yàn)镺PEN-DRAIN上面的管子被拿掉，高電平是靠外接的上拉電阻實(shí)現(xiàn)的。（而正常的CMOS輸出級，如果出現(xiàn)一個輸出為高另外一個為低時，等于電源短路。）8.OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點(diǎn)，就是帶來上升沿的延時。因?yàn)樯仙厥峭ㄟ^外接上拉無源電阻對負(fù)載充電，所以當(dāng)電阻選擇小時延時就小，但功耗大；反之延時大功耗小。所以如果對延時有要求，則建議用下降沿輸出。什么是線或邏輯與線與邏輯？在一個結(jié)點(diǎn)(線)上,連接一個上拉電阻到電源VCC或VDD和n個NPN或NMOS晶體管的集電極C或漏極D,這些晶體管的發(fā)射極E或源極S都接到地線上,只要有一個晶體管飽和,這個結(jié)點(diǎn)(線)就被拉到地線電平上.因?yàn)檫@些晶體管的基極注入電流(NPN)或柵極加上高電平(NMOS),晶體管就會飽和,所以這些基極或柵極對這個結(jié)點(diǎn)(線)的關(guān)系是或非NOR邏輯.如果這個結(jié)點(diǎn)后面加一個反相器,就是或OR邏輯.注：個人理解：線與，接上拉電阻至電源。(~A)&(~B)=~(A+B)，由公式較容易理解線與此概念的由來；如果用下拉電阻和PNP或PMOS管就可以構(gòu)成與非NAND邏輯,或用負(fù)邏輯關(guān)系轉(zhuǎn)換與/或邏輯.注：線或，接下拉電阻至地。(~A)+(~B)=~(AB);這些晶體管常常是一些邏輯電路的集電極開路OC或源極開路OD輸出端.這種邏輯通常稱為線與/線或邏輯,當(dāng)你看到一些芯片的OC或OD輸出端連在一起,而有一個上拉電阻時,這就是線或/線與了,但有時上拉電阻做在芯片的輸入端內(nèi).順便提示如果不是OC或OD芯片的輸出端是不可以連在一起的,總線BUS上的雙向輸出端連在一起是有管理的,同時只能有一個作輸出,而其他是高阻態(tài)只能輸入.什么是推挽結(jié)構(gòu)一般是指兩個三極管分別受兩互補(bǔ)信號的控制,總是在一個三極管導(dǎo)通的時候另一個截止.要實(shí)現(xiàn)線與需要用OC(opencollector)門電路.如果輸出級的有兩個三極管，始終處于一個導(dǎo)通、一個截止的狀態(tài)，也就是兩個三級管推挽相連，這樣的電路結(jié)構(gòu)稱為推拉式電路或圖騰柱（Totem-pole）輸出電路（可惜，圖無法貼上）。當(dāng)輸出低電平時，也就是下級負(fù)載門輸入低電平時，輸出端的電流將是下級門灌入T4；當(dāng)輸出高電平時，也就是下級負(fù)載門輸入高電平時，輸出端的電流將是下級門從本級電源經(jīng)T3、D1拉出。這樣一來，輸出高低電平時，T3一路和T4一路將交替工作，從而減低了功耗，提高了每個管的承受能力。又由于不論走哪一路，管子導(dǎo)通電阻都很小，使RC常數(shù)很小，轉(zhuǎn)變速度很快。因此，推拉式輸出級既提高電路的負(fù)載能力，又提高開關(guān)速度。供你參考。推挽電路是兩個參數(shù)相同的三極管或MOSFET,以推挽方式存在于電路中,各負(fù)責(zé)正負(fù)半周的波形放大任務(wù),電路工作時，兩只對稱的功率開關(guān)管每次只有一個導(dǎo)通，所以導(dǎo)通損耗小效率高。輸出既可以向負(fù)載灌電流，也可以從負(fù)載抽取電流。拉電流與灌電流1、概念拉電流和灌電流是衡量電路輸出驅(qū)動能力（注意：拉、灌都是對輸出端而言的，所以是驅(qū)動能力）的參數(shù)，這種說法一般用在數(shù)字電路中。這里首先要說明，芯片手冊中的拉、灌電流是一個參數(shù)值，是芯片在實(shí)際電路中允許輸出端拉、灌電流的上限值（允許最大值）。而下面要講的這個概念是電路中的實(shí)際值。由于數(shù)字電路的輸出只有高、低（0，1）兩種電平值，高電平輸出時，一般是輸出端對負(fù)載提供電流，其提供電流的數(shù)值叫“拉電流”；低電平輸出時，一般是輸出端要吸收負(fù)載的電流，其吸收電流的數(shù)值叫“灌（入）電流”。對于輸入電流的器件而言：灌入電流和吸收電流都是輸入的，灌入電流是被動的，吸收電流是主動的。如果外部電流通過芯片引腳向芯片內(nèi)‘流入’稱為灌電流（被灌入）；反之如果內(nèi)部電流通過芯片引腳從芯片內(nèi)‘流出’稱為拉電流（被拉出）2、為什么能夠衡量輸出驅(qū)動能力當(dāng)邏輯門輸出端是低電平時，灌入邏輯門的電流稱為灌電流，灌電流越大，輸出端的低電平就越高。由三極管輸出特性曲線也可以看出，灌電流越大，飽和壓降越大，低電平越大。然而，邏輯門的低電平是有一定限制的，它有一個最大值UOLMAX。在邏輯門工作時，不允許超過這個數(shù)值，TTL邏輯門的規(guī)范規(guī)定UOLMAX≤0.4～0.5V。所以，灌電流有一個上限。當(dāng)邏輯門輸出端是高電平時，邏輯門輸出端的電流是從邏輯門中流出，這個電流稱為拉電流。拉電流越大，輸出端的高電平就越低。這是因?yàn)檩敵黾壢龢O管是有內(nèi)阻的，內(nèi)阻上的電壓降會使輸出電壓下降。拉電流越大，輸出端的高電平越低。然而，邏輯門的高電平是有一定限制的，它有一個最小值UOHMIN。在邏輯門工作時，不允許超過這個數(shù)值，TTL邏輯門的規(guī)范規(guī)定UOHMIN≥2.4V。所以，拉電流也有一個上限?？梢?，輸出端的拉電流和灌電流都有一個上限，否則高電平輸出時，拉電流會使輸出電平低于UOHMIN；低電平輸出時，灌電流會使輸出電平高于UOLMAX。所以，拉電流與灌電流反映了輸出驅(qū)動能力。（芯片的拉、灌電流參數(shù)值越大，意味著該芯片可以接更多的負(fù)載，因?yàn)?，例如灌電流是?fù)載給的，負(fù)載越多，被灌入的電流越大）由于高電平輸入電流很小，在微安級，一般可以不必考慮，低電平電流較大，在毫安級。所以，往往低電平的灌電流不超標(biāo)就不會有問題。用扇出系數(shù)來說明邏輯門來驅(qū)動同類門的能力，扇出系數(shù)No是低電平最大輸出電流和低電平最大輸入電流的比值。在集成電路中，吸電流、拉電流輸出和灌電流輸出是一個很重要的概念。拉即泄，主動輸出電流，是從輸出口輸出電流。灌即充，被動輸入電流，是從輸出端口流入吸則是主動吸入電流，是從輸入端口流入吸電流和灌電流就是從芯片外電路通過引腳流入芯片內(nèi)的電流,區(qū)別在于吸收電流是主動的，從芯片輸入端流入的叫吸收電流。灌入電流是被動的,從輸出端流入的叫灌入電流。拉電流是數(shù)字電路輸出高電平給負(fù)載提供的輸出電流，灌電流時輸出低電平是外部給數(shù)