數(shù)電第4版 課件 31第5章例題講解

第5章例題講解【例5.7-1】圖所示為用于驅動7段顯示器的有限狀態(tài)機，狀態(tài)機的輸出信號為A、B、C、D、E、F、G，當輸出信號為高電平時，對應的段碼點亮。7段顯示器循環(huán)顯示0→1→2→3，顯示段碼如圖所示。用D觸發(fā)器和組合邏輯電路實現(xiàn)狀態(tài)機。解：根據(jù)題意，狀態(tài)機的真值表如表所示。Q1nQ0nQ1n+1Q0n+1GFEDCBA00010111111011000001101011101101111001001111第5章例題講解第5章例題講解012301第5章例題講解【例5.7-2】設計串行數(shù)據(jù)檢測有限狀態(tài)機。X為串行輸入數(shù)據(jù)，Y為串行輸出數(shù)據(jù)，該有限狀態(tài)機用于檢測1101。X：0011101010101101101……Y：0000001000000001001……怎么判斷米里型狀態(tài)機還是摩爾型狀態(tài)機？解：（1）狀態(tài)定義S0：接收到一個0；S1：接收到一個1；S2：連續(xù)接收到11；S3：連續(xù)接收到110；S4：連續(xù)接收到1101。第5章例題講解現(xiàn)態(tài)X=0X=1S0S0S1S1S0S2S2S3S2S3S0S4S4S0S2S1和S4兩個狀態(tài)等價，因此可以把S4的狀態(tài)刪掉。第5章例題講解狀態(tài)編碼：S0:00，S1:01，S2:10，S3:11第5章例題講解,,,用JK觸發(fā)器實現(xiàn)第5章例題講解電路仿真結果：11101思考：如何用VerilogHDL描述該數(shù)據(jù)檢測狀態(tài)機？第5章例題講解【例5.7-3】設計一個摩爾型狀態(tài)機，控制A/D和D/A轉換器工作，A/D轉換器連續(xù)采集正弦信號，并通過D/A轉換器回放波形。示意圖如圖所示。每一次轉換分為三個步驟第5章例題講解第5章例題講解采用Gray碼對狀態(tài)編碼S0：00；S1：01；S2：11；S3：10第5章例題講解

第5章例題講解

第5章例題講解

頂層原理圖第5章例題講解

示波器實測波形A/D輸入信號D/A回放信號第5章例題講解

moduleMOORE(INT,CP,ADWR,ADRD,DAWR);inputINT,CP; outputADWR,ADRD,DAWR;regADWR,ADRD,DAWR;reg[1:0]CURRENT_STATE;reg[1:0]NEXT_STATE;parameterS0=2'b00;parameterS1=2'b01;parameterS2=2'b11;parameterS3=2'b10;狀態(tài)機的VerilogHDL描述第5章例題講解

always@(CURRENT_STATEorINT)begincase(CURRENT_STATE)S0:beginADWR<=1'b1;ADRD<=1'b1;DAWR<=1'b1;NEXT_STATE<=S1;endS1:beginADWR<=1'b0;ADRD<=1'b1;DAWR<=1'b1;NEXT_STATE<=S2;end第5章例題講解

S2:beginADWR<=1'b1;ADRD<=1'b1;DAWR<=1'b1;if(INT==1'b0)NEXT_STATE<=S3;elseNEXT_STATE<=S2;endS3:beginADWR<=1'b1;ADRD<=1'b0;DAWR<=1'b0;NEXT_STATE<=S0;endendcaseendalways@(posedgeCP)begin