數(shù)電第4版 課件 第9章課件 6 數(shù)字乘法器設(shè)計(jì)

9.4.2相加-移位乘法器設(shè)計(jì)1．設(shè)計(jì)題目

設(shè)計(jì)一4×4相加-移位結(jié)構(gòu)乘法器，示意圖如下圖所示。當(dāng)發(fā)出一個(gè)高電平的START信號(hào)以后，乘法器開始乘法運(yùn)算，運(yùn)算完成以后發(fā)出高電平的DONE信號(hào)。9.4.2相加-移位乘法器設(shè)計(jì)2．設(shè)計(jì)方案方案一：用ROM來設(shè)計(jì)乘法器；方案二：設(shè)計(jì)成組合邏輯電路；方案三：相加-移位結(jié)構(gòu)的乘法器。8根地址線，8根數(shù)據(jù)線，其容量為256×8。需要列出8輸入、8輸出的真值表，復(fù)雜。從數(shù)字系統(tǒng)的角度來設(shè)計(jì)乘法器，通用性好。乘法運(yùn)算過程：乘法運(yùn)算可分解為加法和移位兩種操作。

若Bi=0，部分積P右移1位后與0000相加，相當(dāng)于只移位不累加；若Bi=1，部分積P右移1位后與A相加，最終的部分積P即為A與B的乘積。3.算法設(shè)計(jì)9.4.2相加-移位乘法器設(shè)計(jì)乘法器的算法流程圖(類似程序流程圖）控制器+數(shù)據(jù)處理單元數(shù)據(jù)處理單元：寄存器，加法器，計(jì)數(shù)器?？刂破鳎籂顟B(tài)機(jī)。9.4.2相加-移位乘法器設(shè)計(jì)4.頂層原理圖設(shè)計(jì)右移：從高位到低位9.4.2相加-移位乘法器設(shè)計(jì)（1）REGA模塊的設(shè)計(jì)

REGA模塊為4位并行寄存器。當(dāng)LD=0時(shí)，處于保持狀態(tài)；當(dāng)LD=1時(shí)，處于并行置數(shù)狀態(tài)。5.底層模塊設(shè)計(jì)moduleREGA(CP,LD,D,Q);input[3:0]D;inputCP,LD;output[3:0]Q;reg[3:0]Q;always@(posedgeCP)beginif(LD)Q<=D;end endmodule9.4.2相加-移位乘法器設(shè)計(jì)（2）REGB模塊的設(shè)計(jì)5.底層模塊設(shè)計(jì)moduleREGB(CP,DIR,S,D,Q);input[3:0]D;inputCP,DIR;input[1:0]S;output[3:0]Q;reg[3:0]Q;always@(posedgeCP)begincase(S)2'b01:Q<={DIR,Q[3:1]};2'b11:Q<=D;endcaseend endmodule右移置數(shù)9.4.2相加-移位乘法器設(shè)計(jì)（3）REGC模塊的設(shè)計(jì)5位多功能移位寄存器。moduleREGC(CP,RD,DIR,S,D,Q);input[4:0]D;inputCP,RD,DIR;input[1:0]S;output[4:0]Q;reg[4:0]Q;always@(posedgeCPorposedgeRD)beginif(RD)Q<=5'b00000;異步清零右移置數(shù)9.4.2相加-移位乘法器設(shè)計(jì)elsebegincase(S)2'b01:Q<={DIR,Q[4:1]};2'b11:Q<=D;endcaseendend endmodule（4）CNT模塊的設(shè)計(jì)5進(jìn)制加法計(jì)數(shù)器。RD=1，異步清零。ET=1，允許計(jì)數(shù)。if(ET)beginif(Q==3'b100)Q<=3'b000;elseQ<=Q+3'b001;endendendalways@(Q)beginif(Q==3'b100)CO=1'b1;elseCO=1'b0;end endmodulemoduleCNT(CP,RD,ET,CO);inputCP,RD,ET;outputCO;regCO;reg[2:0]Q;always@(posedgeCPorposedgeRD)beginif(RD)Q<=3'b000;elsebegin異步清零計(jì)數(shù)允許計(jì)數(shù)進(jìn)位輸出9.4.2相加-移位乘法器設(shè)計(jì)（5）ADD4B模塊的設(shè)計(jì)4位二進(jìn)制加法運(yùn)算。moduleADD4B(A,B,S);input[3:0]A;input[3:0]B;outputreg[4:0]S;always@(A,B)beginS=A+B;end endmodule9.4.2相加-移位乘法器設(shè)計(jì)（6）MULCON模塊的設(shè)計(jì)狀態(tài)BiDONERDCACB1CB0CC1CC0ETS0S1S2S2S3××01×1000001000010000100001001000100001100110S1:控制器發(fā)出高電平有效的RD信號(hào)，對(duì)REGC和CNT清零，并通過CA和CB0、CB1信號(hào)將被乘數(shù)和乘數(shù)分別置入REGA和REGB。S2:通過ET信號(hào)使能計(jì)數(shù)器加1。若Bi為0，不對(duì)REGC置數(shù);若Bi為1，則把加法器的結(jié)果置入REGC。S3:通過CC1、CC0與CB1、CB0信號(hào)使寄存器REGC和寄存器REGB右移一位。S0:初始狀態(tài)。9.4.2相加-移位乘法器設(shè)計(jì)moduleMULCON(START,I4,BI,CP,DONE,RD,CA,CB1,CB0,CC1,CC0,ET);inputSTART,I4,BI,CP;outputDONE,RD,CA,CB1,CB0,CC1,CC0,ET;regDONE,RD,CA,CB1,CB0,CC1,CC0,ET;parameterS0=2‘b00;

parameterS1=2'b01;parameterS2=2'b10;parameterS3=2'b11;reg[1:0]current_state;reg[1:0]next_state;MULCON的Verilog代碼輸入信號(hào)輸出信號(hào)狀態(tài)定義9.4.2相加-移位乘法器設(shè)計(jì)always@(current_stateorSTARTorBIorI4)beginDONE=1'b0;RD=1'b0;CA=1'b0;CB1=1'b0;CB0=1'b0;CC1=1'b0;CC0=1'b0;ET=1'b0;case(current_state)S0:beginDONE=1'b1;if(START==1'b1)next_state=S1;elsenext_state=S0; end輸出信號(hào)初始化用always語句實(shí)現(xiàn)摩爾型狀態(tài)機(jī)中的組合電路9.4.2相加-移位乘法器設(shè)計(jì)S2:beginif(BI==1’b1)beginCC1=1'b1;CC0=1’b1;endET=1'b1;next_state=S3;endalways@(posedgeCP)begincurrent_state<=next_state;endendmoduleS3:beginif(I4==1'b1)next_state=S0;elsenext_state=S2; CB0=1'b1;CC0=1'b1; endendcaseend S1:beginRD=1'b1;CA=1'b1;CB1=1'b1;CB0=1’b1;next_state=S2;end用always語句實(shí)現(xiàn)狀態(tài)機(jī)中的觸發(fā)器9.4.2相加-移位乘法器設(shè)計(jì)狀態(tài)BiDONERDCACB1CB0CC1CCETS0S1S2S2S3××01×1000001000010000100001001000100001100110MULCON仿真結(jié)果9.4.2相加-移位乘法器設(shè)計(jì)6乘法器頂層原理圖設(shè)計(jì)9.4.2相