《電工電子技術(shù)》課件-第13章

第13章組合邏輯電路與時序邏輯電路13.1組合邏輯電路的分析與設(shè)計方法

13.2常用組合邏輯電路的分析

13.3基本RS觸發(fā)器、時鐘控制觸發(fā)器介紹

13.4寄存器13.5二進(jìn)制計數(shù)器的組成與分析13.6555定時器

本章小結(jié)習(xí)題與思考題

13.1組合邏輯電路的分析與設(shè)計方法

組合邏輯電路的分析是指根據(jù)給定的邏輯電路圖，歸納出該邏輯電路的邏輯功能。組合邏輯電路的分析通常采用代數(shù)法，一般按照以下步驟進(jìn)行：

(1)根據(jù)給定組合邏輯電路的邏輯圖，從輸入端開始，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式；

(2)由輸出函數(shù)表達(dá)式，列出它的真值表；

(3)從邏輯函數(shù)表達(dá)式或真值表，概括出給定組合邏輯電路的邏輯功能。

例13-1分析圖13-1所示的組合邏輯電路。

解

(1)根據(jù)與非門的邏輯關(guān)系，寫出各輸出端表達(dá)式。圖13-1組合邏輯電路

(2)列真值表。

(3)歸納邏輯功能。從真值表上可以看出，當(dāng)A、B同時為“0”或者同時為“1”時，結(jié)果為“0”；否則，結(jié)果為“1”，所以該電路為異或邏輯電路。13.2常用組合邏輯電路的分析13.2.1加法器

1.半加器

(1)只考慮兩個一位二進(jìn)制數(shù)的相加，而不考慮來自低位進(jìn)位數(shù)的運算電路，稱為半加器。如在第i位的兩個加數(shù)Ai和Bi相加，它除產(chǎn)生本位和數(shù)Si之外，還有一個向高位的進(jìn)位數(shù)。因此，輸入信號：加數(shù)Ai，被加數(shù)Bi

輸出信號：本位和數(shù)Si，向高位的進(jìn)位Ci

表13-1半加器真值表

(2)根據(jù)二進(jìn)制加法原則(逢二進(jìn)一)，得真值表如表13-1所示。

(3)輸出邏輯函數(shù)式為

(4)邏輯電路由一個異或門和一個與門組成，如圖13-2(a)所示。

(5)邏輯符號如圖13-2(b)所示。圖13-2半加器的邏輯電路和符號

2.全加器

(1)不僅考慮兩個一位二進(jìn)制數(shù)相加，而且還考慮來自低位進(jìn)位數(shù)相加的運算電路，稱為全加器。如在第i位二進(jìn)制數(shù)相加時，被加數(shù)、加數(shù)和來自低位的進(jìn)位數(shù)分別為Ai、Bi、Ci-1，輸出本位和及向相鄰高位的進(jìn)位數(shù)為Si、Ci。因此，輸入信號：加數(shù)Ai、被加數(shù)Bi、來自低位的進(jìn)位Ci-1

輸出信號：本位和數(shù)Si，向高位的進(jìn)位Ci

(2)真值表如表13-2所示。表13-2全加器真值表

(3)由真值表列出輸出邏輯函數(shù)表達(dá)式并化簡，得據(jù)此可求得Si和Ci的輸出邏輯函數(shù)表達(dá)式(與或非式)為

(4)邏輯圖如圖13-3(a)所示。

(5)邏輯符號如圖13-3(b)所示。圖13-3全加器及其邏輯符號13.2.2編碼器

編碼是指用代碼表示特定對象的過程，例如商品條形碼、鍵盤編碼器。編碼器則是指實現(xiàn)編碼的邏輯電路。二進(jìn)制編碼原則：用n位二進(jìn)制代碼可以表示2n個信號，在對N個信號編碼時，應(yīng)由2n≥N來確定編碼位數(shù)n。

1.二進(jìn)制編碼器

(1)二進(jìn)制編碼器：用n位二進(jìn)制代碼對2n個信號進(jìn)行編碼的電路。

(2)電路圖：圖13-4所示為三位二進(jìn)制編碼器。輸入：I0～I(xiàn)7為8個需要編碼的信號輸出：Y2、Y1、Y0為三位二進(jìn)制代碼由于該編碼器有8個輸入端，3個輸出端，故稱8—3線編碼器。圖13-4三位二進(jìn)制編碼器

(3)輸出邏輯函數(shù)。編碼器在任何時刻只能對一個輸入信號進(jìn)行編碼，不允許有兩個或兩個以上的輸入信號同時請求編碼，否則輸出編碼會發(fā)生混亂。這就是說，I0、I1、…、I7這8個編碼信號是相互排斥的。在I1～I(xiàn)7為0時，輸出就是I0的編碼，故I0未畫。(4)真值表如表13-3所示。

5)分析。輸入信號為高電平有效(有效：表示有編碼請求)；輸出代碼編為原碼(對應(yīng)自然二進(jìn)制數(shù))。表13-38線—3線編碼器真值表

2.二—十進(jìn)制編碼器

人們習(xí)慣用十進(jìn)制，而數(shù)字電路只識別二進(jìn)制，所以需要相互轉(zhuǎn)換。

(1)二—十進(jìn)制編碼器：將0～9十個十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路。

(2)邏輯電路圖如圖13-5所示。需要編碼的10個輸入信號：I0～I(xiàn)9

輸出4位二進(jìn)制代碼：Y3、Y2、Y1、Y0

(3)輸出邏輯函數(shù)。圖13-5二—十進(jìn)制編碼器

(4)真值表如表13-4所示。表13-4二—十進(jìn)制編碼器真值表13.2.3譯碼器

譯碼是編碼的逆過程，是指將表示特定意義信息的二進(jìn)制代碼翻譯出來。實現(xiàn)譯碼功能的電路稱為譯碼器。二進(jìn)制譯碼原則是用n位二進(jìn)制代碼表示2n個信號，對n位代碼譯碼時，應(yīng)由2n≥N來確定譯碼信號位數(shù)N。

1.二進(jìn)制譯碼器

功能：將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號的電路。

MSI譯碼器CT74LS138有3個輸入端、8個輸出端，因此，又稱3線—8線譯碼器。

(1)邏輯圖如圖13-6所示。圖13-63線—8線譯碼器74LS138邏輯圖輸入端：A2、A1、A0為二進(jìn)制代碼；輸出端：~，低電平有效；使能端：STA(高電平有效)、(低電平有效)和(低電平有效)，且

(2)真值表如表13-5所示。

(3)邏輯功能：①當(dāng)STA＝0或+

=1時，EN＝0，譯碼器禁止譯碼，輸出~都為高電平1。②當(dāng)STA＝1且+

=0時，EN＝1，譯碼器工作，輸出低電平0有效。表13-53線—8線譯碼器74LS138真值表這時，譯碼器輸出~由輸入二進(jìn)制代碼決定，輸出邏輯函數(shù)式為二進(jìn)制譯碼器的輸出將輸入二進(jìn)制代碼的各種狀態(tài)都譯出來了。因此，二進(jìn)制譯碼器又稱全譯碼器，它的輸出提供了輸入變量的全部最小項。

2.二—十進(jìn)制譯碼器

功能：將4位BCD碼的十組代碼翻譯成0～9十個對應(yīng)輸出信號的電路。由于它有4個輸入端，10個輸出端，所以，又稱4線—10線譯碼器(CT74LS42)。

(1)邏輯圖如圖13-7所示。輸入端：A3、A2、A1、A0為4位8421BCD碼輸出端：~，低電平有效

(2)真值表如表13-6所示(代碼1010～1111沒有使用，稱做偽碼)。圖13-74線—10線譯碼器邏輯電路表13-64線—10線譯碼器真值表

(3)邏輯函數(shù)式：由式可知，當(dāng)輸入偽碼1010～1111時，輸出~都為高電平1，不會出現(xiàn)低電平0。因此，譯碼器不會產(chǎn)生錯誤譯碼。

例13-2

試用譯碼器和門電路實現(xiàn)邏輯函數(shù)：

解

(1)根據(jù)邏輯函數(shù)選用譯碼器。由于邏輯函數(shù)Y中有A、B、C三個變量，故應(yīng)選用3線—8線譯碼器CT74LS138。其輸出為低電平有效，故選用與非門。(2)寫出標(biāo)準(zhǔn)與或表達(dá)式為

(3)將邏輯函數(shù)Y和CT74LS138的輸出表達(dá)式進(jìn)行比較。設(shè)A＝A2、B＝A1、C＝A0，比較得

(4)畫出的邏輯電路圖如圖13-8所示。圖13-8例13-2圖13.3基本RS觸發(fā)器、時鐘控制觸發(fā)器介紹

利用集成門電路可以組成具有記憶功能的觸發(fā)器。觸發(fā)器是一種具有兩種穩(wěn)定狀態(tài)的電路，可以分別代表二進(jìn)制數(shù)碼“1”或“0”。當(dāng)外加觸發(fā)信號時，觸發(fā)器能從一種狀態(tài)翻轉(zhuǎn)到另一種狀態(tài)，即它能按邏輯功能在1、0兩數(shù)碼之間變化。因此，觸發(fā)器是儲存數(shù)字信號的基本單元電路，是各種時序電路的基礎(chǔ)。目前，觸發(fā)器大多采用集成電路產(chǎn)品。按邏輯功能的不同，觸發(fā)器有RS觸發(fā)器、JK觸發(fā)器和D觸發(fā)器等。13.3.1基本RS觸發(fā)器圖13-9是基本RS觸發(fā)器的邏輯圖和邏輯符號。它由兩個與非門交叉連接而成，R、S是輸入端，Q、是輸出端。在正常條件下，若Q=1，則=0，稱觸發(fā)器處于“1”態(tài)；若Q=0，則=1，稱觸發(fā)器處于“0”態(tài)；輸入端R稱為置“0”端，S稱為置“1”端。下面分析輸入與輸出的邏輯關(guān)系。

(1)S=1，R=0。當(dāng)R=0時，與非門A的輸出為1，即=1。由于S=1，與非門B的兩個輸入端全為1，所以B門的輸出為0，即Q=0。若觸發(fā)器原來處于“0”態(tài)，在S=1，R=0信號作用下，則觸發(fā)器仍保持“0”態(tài)；若原來處于“1”態(tài)，則觸發(fā)器就會由“1”狀態(tài)翻轉(zhuǎn)為“0狀態(tài)。圖13-9基本RS觸發(fā)器的邏輯圖和邏輯符號

(2)S=0，R=1。設(shè)觸發(fā)器的初始狀態(tài)為0，則Q=0，=1。由于S=0，B門有一個輸入為0，其輸出Q則為1，而A門的輸入全為1，其輸出則為0。因此，觸發(fā)器由“0”狀態(tài)翻轉(zhuǎn)為“1”狀態(tài)。若它的初始狀態(tài)為1態(tài)，則觸發(fā)器仍保持“1”狀態(tài)不變。

(3)S=1，R=1。在S=1、R=1時，若觸發(fā)器原來處于“0”態(tài)，即Q=0，

=1，此時B門的兩個輸入端都是1，輸出Q=0，A門有一個輸入為0，輸出=1，觸發(fā)器的狀態(tài)不變。若觸發(fā)器原來處于“1”狀態(tài)，即Q=1、=0，此時，A門輸出為0，即=0，B門輸出為1，即Q=1，觸發(fā)器的狀態(tài)也不變。可見，S=1，R=1觸發(fā)器保持原有狀態(tài)，這體現(xiàn)了觸發(fā)器的記憶功能。

(4)S=0，R=0。

R、S全為0時，A、B兩門都有0輸入端，則它們的輸出Q、全為1，這時，不符合Q與相反的邏輯狀態(tài)。當(dāng)R和S同時由0變?yōu)?后，觸發(fā)器的狀態(tài)不能確定，這種情況在使用中應(yīng)避免出現(xiàn)。綜上所述，可列出基本RS觸發(fā)器的邏輯狀態(tài)表，如表13-7所示。從上述分析可知，基本RS觸發(fā)器有兩個狀態(tài)，它可以直接置位或復(fù)位，并具有存儲和記憶功能。表13-7基本RS觸發(fā)器的狀態(tài)表13.3.2同步RS觸發(fā)器

圖13-10(a)是同步RS觸發(fā)器的邏輯電路圖，圖13-10(b)是其邏輯符號圖。其中，與非門A和B構(gòu)成基本RS觸發(fā)器，與非門C、D構(gòu)成導(dǎo)引電路，通過它把輸入信號引導(dǎo)到基本觸發(fā)器上。RD、SD是直接復(fù)位、直接置位端。只要在RD或SD上直接加上一個低電平信號，就可以使觸發(fā)器處于預(yù)先規(guī)定的“0”狀態(tài)或“1”狀態(tài)。另外，RD、SD在不使用時應(yīng)置高電平。CP是時鐘脈沖輸入端，時鐘脈沖來到之前，即CP=0時，無論R和S端的電平如何變化，C門、D門的輸出均為1，基本觸發(fā)器保持原狀態(tài)不變。在時鐘脈沖來到之后，即CP=1時，觸發(fā)器才按R、S端的輸入狀態(tài)決定其輸出狀態(tài)。時鐘脈沖過去之后，輸出狀態(tài)保持時鐘脈沖為高電平時的狀態(tài)不變。圖13-10同步RS觸發(fā)器的邏輯電路圖在時鐘脈沖來到之后，CP變?yōu)?，R和S的狀態(tài)開始起作用，其工作狀態(tài)如下所述。

(1)S=1，R=0。由于S=1，當(dāng)時鐘脈沖來到時，CP=1，C門輸出為0。若觸發(fā)器原來處于“0”態(tài)，即Q=0、=1，則A門輸出轉(zhuǎn)變?yōu)镼=1。因為R=0，D門輸出為1，B門輸入全為1，則輸出變?yōu)?/p>

=0。若觸發(fā)器原來處于“1”狀態(tài)，即Q=1、=0，則A門輸出為Q=1。因為R=0，D門輸出為1，B門輸入全為1，則輸出為=0。結(jié)論，當(dāng)S=1，R=0時，不管觸發(fā)器原來處于何種狀態(tài)，在CP到來后觸發(fā)器處于“1”狀態(tài)。

(2)S=0，R=1。由于R=1，時鐘脈沖來到之后，CP=1，D門輸入全為1，則D門輸出為0，不管觸發(fā)器原來處于何種狀態(tài)，=1。由于A門輸入全為1，所以Q=0。

(3)R=0，S=0。由于R=0、S=0，則C門、D門均輸出為1，所以觸發(fā)器的狀態(tài)不會改變。

(4)S=1，R=1。當(dāng)時鐘脈沖到來之后，CP=1，則C門與D門輸出都為0，A門與B門輸出為1，即Q=

=1，破壞了Q與的邏輯關(guān)系，當(dāng)輸入信號消失后，觸發(fā)器的狀態(tài)不能確定，因而實際使用中應(yīng)避免出現(xiàn)此情況。圖13-11是同步RS觸發(fā)器的工作波形，表13-8是其邏輯狀態(tài)表。表中Qn+1表示脈沖到來之后的狀態(tài)，Qn表示現(xiàn)態(tài)。由圖13-11可知，觸發(fā)器狀態(tài)隨R、S及CP脈沖而變化，在時鐘脈沖CP作用期間，即CP=1期間，R和S不能同時為1；若R、S的狀態(tài)連續(xù)發(fā)生變化，則觸發(fā)器的狀態(tài)亦隨之發(fā)生變化，即出現(xiàn)了在一個計數(shù)脈沖作用下，可能引起觸發(fā)器一次或多次翻轉(zhuǎn)，產(chǎn)生了“空翻”現(xiàn)象。因此，同步RS觸發(fā)器不能作為計數(shù)器使用。圖13-11同步RS觸發(fā)器時序圖表13-8同步RS觸發(fā)器邏輯狀態(tài)表

13.3.3JK觸發(fā)器

圖13-12(a)是JK觸發(fā)器的邏輯電路圖，圖13-12(b)是其邏輯符號。它由兩個同步RS觸發(fā)器組成，前級為主觸發(fā)器，后級為從觸發(fā)器，、是直接置位、復(fù)位端(平時應(yīng)處于高電平)，J、K為控制輸入端，時鐘脈沖經(jīng)過反相器加到從觸發(fā)器上，從而形成兩個互補的時鐘控制信號。時鐘脈沖作用期間，CP=1，=0，從觸發(fā)器被封鎖，保持原狀態(tài)，Q在脈沖作用期間不變；主觸發(fā)器的狀態(tài)取決于時鐘脈沖為低電平的狀態(tài)和J、K輸入端的狀態(tài)。圖13-12JK觸發(fā)器時鐘脈沖作用期間，CP=1，=0，從觸發(fā)器被封鎖，保持原狀態(tài)，Q在脈沖作用期間不變；主觸發(fā)器的狀態(tài)取決于時鐘脈沖為低電平的狀態(tài)和J、K輸入端的狀態(tài)。當(dāng)時鐘脈沖過去后，CP=0，=1，主觸發(fā)器被封鎖，從觸發(fā)器導(dǎo)引門暢通，將主觸發(fā)器的狀態(tài)移入從觸發(fā)器中。其工作過程如下：

(1)J=1，K=1。設(shè)時鐘脈沖到來之前，即CP=0，觸發(fā)器的初始狀態(tài)為“0”，這時主觸發(fā)器的S=

=1，R=Q=0，當(dāng)時鐘脈沖到來之后，即CP=1時，由于主觸發(fā)器的J=1和R=0，故翻轉(zhuǎn)為“1”態(tài)。當(dāng)CP從1下跳為0時，由于從觸發(fā)器S=1和R=0，它也翻轉(zhuǎn)為“1”態(tài)。反之，設(shè)主觸發(fā)器的J=0和R=1，當(dāng)CP=1時，它翻轉(zhuǎn)為“0”態(tài)。當(dāng)CP下跳為0時，從觸發(fā)器也翻轉(zhuǎn)為“0”態(tài)。

(2)J=0，K=0。設(shè)觸發(fā)器的初始狀態(tài)為“0”態(tài)。當(dāng)主觸發(fā)器CP=1時，由于主觸發(fā)器的J=0和R=0，它的狀態(tài)保持不變，當(dāng)CP下跳時，由于從觸發(fā)器的S=0和R=1，也保持原狀態(tài)不變；如果初始狀態(tài)為1，也保持原狀態(tài)不變。

(3)J=0，K=1。設(shè)觸發(fā)器的初始狀態(tài)為“1”，當(dāng)時鐘脈沖上升沿來到之后，主觸發(fā)器Q=0，=1，所以，在CP=1期間，主觸發(fā)器被置為0。由于=0，從觸發(fā)器被封鎖，主觸發(fā)器的0態(tài)被暫存起來，當(dāng)時鐘脈沖下跳后，CP=0，主觸發(fā)器被封鎖，而

=1，從觸發(fā)器打開，其輸出與主觸發(fā)器一致。若觸發(fā)器的初始狀態(tài)為0，由同樣的分析可知，在時鐘脈沖作用后，觸發(fā)器的狀態(tài)仍為0?？梢?，不論觸發(fā)器原來的狀態(tài)如何，當(dāng)J=0，K=1時，總是使觸發(fā)器置0。

(4)J=1，K=0。同樣分析可得(讀者可自行分析)，當(dāng)時鐘脈沖作用之后，觸發(fā)器的狀態(tài)總是和J狀態(tài)一致，即保持1態(tài)。

JK觸發(fā)器的邏輯功能如表13-9所示。表13-9中Qn+1是脈沖到來之后的狀態(tài)。由以上分析可知，當(dāng)J=K=1時，每到來一時鐘脈沖，觸發(fā)器狀態(tài)就翻轉(zhuǎn)一次；當(dāng)J=K=0時，觸發(fā)器將保持原狀態(tài)不變；當(dāng)J≠K時，觸發(fā)器翻轉(zhuǎn)后的狀態(tài)將和J的狀態(tài)一致，主觸發(fā)器的狀態(tài)更新發(fā)生在時鐘脈沖CP=1期間，從觸發(fā)器的狀態(tài)翻轉(zhuǎn)發(fā)生在時鐘脈沖的下降沿。表13-9JK觸發(fā)器的邏輯功能表13.3.4D觸發(fā)器

圖13-13(a)是D觸發(fā)器的邏輯符號。D觸發(fā)器只有一個同步輸入端，其應(yīng)用十分廣泛。其中，D是數(shù)據(jù)輸入端，CP為時鐘脈沖輸入端，、為直接置位、復(fù)位端，它們均為低電平有效，不用時應(yīng)使之處于高電平狀態(tài)。表13-10是其邏輯功能表；圖13-13(b)是其工作波形時序圖。

D觸發(fā)器的邏輯功能是當(dāng)D=0時，在時鐘脈沖下降沿到來后，輸出狀態(tài)將變成Qn+1=0；而當(dāng)D=1時，在CP下降沿到來后，輸出狀態(tài)將變成Qn+1=1。綜上所述，D觸發(fā)器的輸出狀態(tài)只取決于CP到達(dá)前D輸入端的狀態(tài)，與觸發(fā)器現(xiàn)態(tài)無關(guān)，即Qn+1=D。圖13-13工作波形時序圖表13-10D觸發(fā)器功能表

例13-3將D觸發(fā)器的輸入端D接到輸出端，如圖13-14所示，試分析其功能。

解若初態(tài)為0，即Q=0、=1，則當(dāng)CP上升沿來到時，Q翻轉(zhuǎn)為1，即Q=1、=0；下一個CP上升沿來到時，Q翻轉(zhuǎn)為0，即Q=0、=1?？梢?，每來一個CP脈沖，觸發(fā)器翻轉(zhuǎn)一次，具有計數(shù)功能，即Qn+1=。此電路稱為T觸發(fā)器電路。圖13-14例題13-3電路13.4寄存器

把若干個觸發(fā)器串接起來，就可以構(gòu)成一個移位寄存器。按照數(shù)據(jù)移動的方向可把寄存器分為右移寄存器和左移寄存器。由4個邊沿D觸發(fā)器構(gòu)成的4位移位寄存器的邏輯電路如圖13-15所示。數(shù)據(jù)從串行輸入端Di輸入；左邊觸發(fā)器的輸出作為右鄰觸發(fā)器的數(shù)據(jù)輸入。假設(shè)移位寄存器的初始狀態(tài)為0000，現(xiàn)將數(shù)碼D3D2D1D0(1101)從高位(D3)至低位依次送到Di端，經(jīng)過第一個時鐘脈沖后，Q0＝D3。由于跟隨數(shù)碼D3后面的數(shù)碼是D2，則經(jīng)過第二個時鐘脈沖后，觸發(fā)器FF0的狀態(tài)移入觸發(fā)器FF1，而FF0變?yōu)樾碌臓顟B(tài)，即Q1＝D3，Q0＝D2。依此類推，可得4位右向移位寄存器的狀態(tài)，如表13-11所示。圖13-154位移位寄存器表13-114位移位寄存器狀態(tài)表由表可知，輸入數(shù)碼依次由低位觸發(fā)器移到高位觸發(fā)器，作右向移動。經(jīng)過4個時鐘脈沖后，4個觸發(fā)器的輸出狀態(tài)Q3Q2Q1Q0與輸入數(shù)碼D3D2D1D0相對應(yīng)。為了加深理解，在圖13-16中畫出了數(shù)碼1101(相當(dāng)于D3＝1，D2＝1，D1＝0，D0＝1)在寄存器中移位的波形，經(jīng)過了4個時鐘脈沖后，1101出現(xiàn)在寄存器的輸出端Q3Q2Q1Q0。這樣，就可將串行輸入(從D1端輸入)的數(shù)碼轉(zhuǎn)換為并行輸出(從Q3、Q2、Q1、Q0端輸出)的數(shù)碼。這種轉(zhuǎn)換方式特別適用于將接收到的串行輸入信號轉(zhuǎn)換為并行輸出信號，以便于打印或由計算機處理。圖13-164位移位寄存器時序圖13.5二進(jìn)制計數(shù)器的組成與分析

在電子計算機和數(shù)字系統(tǒng)中，計數(shù)器是重要的基本部件，它能累計和寄存輸入脈沖的數(shù)目。計數(shù)器的應(yīng)用十分廣泛，在各種數(shù)字設(shè)備中幾乎都要用計數(shù)器。計數(shù)器按其進(jìn)位制的不同，可分為二進(jìn)制計數(shù)器和十進(jìn)制計數(shù)器，本節(jié)著重介紹二進(jìn)制計數(shù)器。圖13-17是由JK觸發(fā)器組成的四位二進(jìn)制加法計數(shù)器的邏輯電路圖。JK觸發(fā)器作計數(shù)器使用時，JK輸入端懸空，相當(dāng)于接高電平，根據(jù)JK觸發(fā)器的工作原理，J=K=1時，每當(dāng)一個時鐘脈沖結(jié)束時，觸發(fā)器就翻轉(zhuǎn)一次，實現(xiàn)計數(shù)；低位觸發(fā)器翻轉(zhuǎn)兩次，即計兩個數(shù)，就產(chǎn)生了一個進(jìn)位脈沖。圖13-17加法計數(shù)器的邏輯電路圖因此，高位觸發(fā)器的CP端應(yīng)接低位的Q端。計數(shù)前，先在各觸發(fā)器的端加一置“0”負(fù)脈沖，使所有的觸發(fā)器F0～F3全部處于“0”狀態(tài)，即Q0=Q1=Q2=Q3=0，這種情況稱計數(shù)器清“0”。已清“0”的所有計數(shù)器初始狀態(tài)為“0”，即計數(shù)器為“0000”狀態(tài)。當(dāng)?shù)谝粋€脈沖結(jié)束時，觸發(fā)器F0由0變?yōu)?，即Q0由0變?yōu)?，F(xiàn)0由0變?yōu)?產(chǎn)生一正跳變，它對F1不起作用，這時計數(shù)器呈Q3Q2Q1Q0=0001狀態(tài)。當(dāng)?shù)诙€脈沖結(jié)束時，觸發(fā)器F0由1變?yōu)?，即Q0＝0，＝1，由于Q0由1變?yōu)?產(chǎn)生負(fù)跳變，送至F1的輸入端，于是F1由0變?yōu)?，并產(chǎn)生一正跳變，這個脈沖對F2不起作用，故計數(shù)器呈Q3Q2Q1Q0＝0010狀態(tài)。當(dāng)?shù)谌齻€計數(shù)脈沖結(jié)束時，觸發(fā)器F0翻轉(zhuǎn)為1，即Q1=1，

=0，F(xiàn)1F2F3都不翻轉(zhuǎn)，計數(shù)器狀態(tài)為Q3Q2Q1Q0=0011。如此繼續(xù)下去，可畫出如圖13-18所示的波形圖，其狀態(tài)表如表13-12所示。圖13-18中，第一位Q0每累計一個數(shù)，狀態(tài)都要變一次；第二位Q1每累計兩個數(shù)，狀態(tài)變一次；第三位Q2每累計四個數(shù)，狀態(tài)變一次；第四位Q3每累計八個數(shù)，狀態(tài)變一次。每個觸發(fā)器的脈沖的頻率是低一位觸發(fā)器輸出脈沖頻率的二分之一。所以，這種計數(shù)器也可作分頻器使用。圖13-18二進(jìn)制加法計數(shù)器的工作波形圖表13-12加法計數(shù)器狀態(tài)表13.6555定時器

555定時器是一種多用途的數(shù)字—模擬混合集成電路，可以方便地構(gòu)成施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器。13.6.1555定時器的電路結(jié)構(gòu)與功能

555定時器有兩個比較器C1和C2，各有一個輸入端連接到三個電阻R組成的分壓器上，比較器的輸出接到RS觸發(fā)器上。此外還有輸出級和放電管，輸出級的驅(qū)動電流可達(dá)200mA。555定時器的電路圖如圖13-19所示。圖13-19555定時器比較器C1和C2的參考電壓分別為UR1和UR2，根據(jù)C1和C2的另一個輸入端——觸發(fā)輸入和閾值輸入，可判斷出RS觸發(fā)器的輸出狀態(tài)。當(dāng)復(fù)位端為低電平時，RS觸發(fā)器被強制復(fù)位。若無需復(fù)位操作，復(fù)位端應(yīng)接高電平。由于三個電阻等值，所以當(dāng)沒有控制電壓輸入時，當(dāng)控制電壓外接時，如外接UC，則UR2=，UR1=UC。為防止干擾，控制電壓端懸空時，應(yīng)接一濾波電容到地。555定時器的邏輯功能如表13-13所示。表13-13555定時器的邏輯功能表13.6.2555定時器的應(yīng)用

1．用555定時器接成施密特觸發(fā)器

圖13-20為用555定時器接成的施密特觸發(fā)器，可以提高UR1和UR2的穩(wěn)定性。C1與C2的參考電壓不同，因而基本RS觸發(fā)器的置0信號和置1信號必然發(fā)生在輸入信號Ui的不同電平。回差電壓ΔUT=

=UCC/3。圖13-20555電路構(gòu)成的施密特觸發(fā)器

2．用555定時器接成單穩(wěn)態(tài)觸發(fā)器

圖13-21(a)為電路連接，圖13-21(b)為各點波形。其中R2、C2為單穩(wěn)態(tài)定時電路；R1、C1為輸入微分電路；C3為濾波電容，典型值為0.01μF。無觸發(fā)時，u2＞UR2，UCC通過R2對C2充電，當(dāng)u6＞UR1時，uo為低電平，C2通過放電管V放電，uo不變，電路進(jìn)入穩(wěn)態(tài)。觸發(fā)后，u2＜UR2，uo變?yōu)楦唠娖剑娐愤M(jìn)入暫穩(wěn)態(tài)；由于放電管截止，C2又被充電，當(dāng)u6＞UR1時，uo返回到低電平，暫穩(wěn)態(tài)結(jié)束。輸出脈沖的寬度tW等于暫穩(wěn)態(tài)的持續(xù)時間，即tW等于電容電壓在充電過程中從0上升至2UCC/3所需時間：圖13-21555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器

3．用555定時器接成多諧振蕩器

1)電路結(jié)構(gòu)用555定時器接成的多諧振蕩器如圖13-22(a)所示。

2)工作原理多諧振蕩器只有兩個暫穩(wěn)態(tài)。假設(shè)當(dāng)電源接通后，電路處于某一暫穩(wěn)態(tài)，電容C上電壓UC略低于，Uo輸出高電平，V1截止，電源UCC通過R1、R2給電容C充電。隨著充電的進(jìn)行，UC逐漸增高，但只要，輸出電壓Uo就一直保持高電平不變，這就是第一個暫穩(wěn)態(tài)。當(dāng)電容C